EPM9320ALC84-20 vs EPM9320LI84-20N তুলনা
. বিস্তৃত সাথে-সাথে তুলনা EPM9320ALC84-20 নির্দিষ্ট Altera ও EPM9320LI84-20N নির্দিষ্ট Altera. প্রধান বিশেষত্ব, বৈদ্যুতিক প্রাকৃতিক, প্যাকেজিং, জীবনচক্র অবস্থা, মূল্যাঙ্কন, ও পরিসীমা কোন অপশনটির কেন্দ্রীয় নির্ধারণ করুন
বিশিষ্টতা তুলনা
| পারামিটার | EPM9320ALC84-20 | EPM9320LI84-20N |
|---|---|---|
| ব্র্যান্ড | Altera | Altera |
| ক্যাটাগরি | FPGA & CPLD | FPGA & CPLD |
| লাইফসাইকেল স্ট্যাটাস | NRND | Obsolete |
| Family | MAX 9000 | MAX 9000 |
| Device Type | EPLD (Erasable Programmable Logic Device) | CPLD (Complex Programmable Logic Device) |
| Macrocells | 320 | 320 |
| Logic Array Blocks (LABs) | 16 | — |
| Maximum User I/Os | 212 | — |
| Pin-to-Pin Delay (tPD) | 20 ns | — |
| প্যাকেজ | PLCC-84 | PLCC-84 (Plastic Leaded Chip Carrier, J-lead) |
| Process Technology | 0.5 µm CMOS EEPROM | Advanced CMOS EEPROM |
| সাপ্লাই ভোল্টেজ | 5.0 V | 5.0 V |
| Programmability | In-system via IEEE 1149.1 JTAG | — |
| অপারেটিং তাপমাত্রা | [DATA_NEEDED: commercial or industrial grade] | 0 C to +70 C (commercial) |
| মাউন্টিং টাইপ | Surface Mount (PLCC socket compatible) | — |
| Configuration Memory | Non-volatile EEPROM | — |
| Boundary Scan | JTAG IEEE 1149.1 | — |
| Design Software | MAX+PLUS II / Quartus II (legacy) | — |
| RoHS স্ট্যাটাস | [DATA_NEEDED: per Altera datasheet] | [DATA_NEEDED: RoHS compliance status] |
| Usable Gates | — | 6,000 to 12,000 |
| User I/O Pins | — | 60 |
| Total Pins | — | 84 |
| Propagation Delay (tPD) | — | 20 ns (speed grade -20) |
| Pin-to-Pin Delay | — | 16 ns (per DigChip spec block) |
| Maximum Counter Frequency | — | 118 MHz |
| Logic Family | — | CMOS, EEPROM-based |
| Programming Interface | — | IEEE 1149.1 JTAG, in-system programmable |
| Architecture | — | Multiple Array MatriX (MAX) - third generation |