EPM9320LC84-10 vs EPM9320LC84-15 তুলনা
. বিস্তৃত সাথে-সাথে তুলনা EPM9320LC84-10 নির্দিষ্ট Intel ও EPM9320LC84-15 নির্দিষ্ট Intel. প্রধান বিশেষত্ব, বৈদ্যুতিক প্রাকৃতিক, প্যাকেজিং, জীবনচক্র অবস্থা, মূল্যাঙ্কন, ও পরিসীমা কোন অপশনটির কেন্দ্রীয় নির্ধারণ করুন
বিশিষ্টতা তুলনা
| পারামিটার | EPM9320LC84-10 | EPM9320LC84-15 |
|---|---|---|
| ব্র্যান্ড | Intel | Intel |
| ক্যাটাগরি | FPGA & CPLD | FPGA & CPLD |
| লাইফসাইকেল স্ট্যাটাস | NRND | Obsolete |
| Family | MAX 9000 EPLD | MAX 9000 |
| Device | EPM9320 | — |
| Macrocells | 320 | 320 |
| Usable Gates | 6000 (typical) | 6,000 |
| Logic Array Blocks (LABs) | 16 | 20 |
| Maximum User I/O Pins | 168 (varies by package) | — |
| Pin-to-Pin Logic Delay (tPD) | 10 ns | — |
| Maximum Frequency (fCNT) | [DATA_NEEDED: fCNT in MHz] | — |
| Supply Voltage (VCC) | 5.0 V (typical, see datasheet) | 4.75 V to 5.25 V (5.0 V nominal) |
| Process Technology | 0.7 µm CMOS EEPROM/UV-EPROM | — |
| প্যাকেজ | 84-pin PLCC (JEDEC MO-047) | 84-pin PLCC (Plastic Leaded Chip Carrier) |
| মাউন্টিং টাইপ | Surface Mount (PLCC socket also common) | Surface Mount |
| অপারেটিং তাপমাত্রা | 0C to +70C (commercial) [DATA_NEEDED: exact grade suffix] | -40C to +85C (commercial) [DATA_NEEDED: exact grade] |
| Programming Interface | JTAG (IEEE 1149.1) boundary-scan, Altera ByteBlaster compatible | — |
| Configuration | Non-volatile EEPROM (instant-on, no boot PROM) | — |
| RoHS স্ট্যাটাস | ROHS3 Compliant (per fpgalink listing) | [DATA_NEEDED: confirm from manufacturer] |
| আর্দ্রতা সংবেদনশীলতার মাত্রা (MSL) | MSL-3, 168 hours (per fpgalink listing) | — |
| Manufacturer Lead Time | 1-7 days (per fpgalink listing) | — |
| Series | — | EPM9320 |
| Device Type | — | CPLD (Complex Programmable Logic Device) |
| Propagation Delay (tPD) | — | 15 ns (max) |
| সর্বোচ্চ ক্লক ফ্রিকোয়েন্সি | — | 117.6 MHz |
| Programmability | — | 5.0 V in-system programmable (ISP) via JTAG |
| JTAG Interface | — | IEEE Std. 1149.1 boundary-scan compliant |
| Technology | — | CMOS EEPROM-based, third-generation Multiple Array MatriX (MAX) |
| Built-in Pull-up Resistors | — | Yes, on every I/O pin |
| Architecture Feature | — | Pin-locking across design iterations |