EPM9320LC84-10 vs EPM9320LC84-15 So sánh
So sánh chi tiết song song của EPM9320LC84-10 bằng Intel và EPM9320LC84-15 bằng Intel. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EPM9320LC84-10 | EPM9320LC84-15 |
|---|---|---|
| Thương hiệu | Intel | Intel |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | NRND | Obsolete |
| Family | MAX 9000 EPLD | MAX 9000 |
| Device | EPM9320 | — |
| Macrocells | 320 | 320 |
| Usable Gates | 6000 (typical) | 6,000 |
| Logic Array Blocks (LABs) | 16 | 20 |
| Maximum User I/O Pins | 168 (varies by package) | — |
| Pin-to-Pin Logic Delay (tPD) | 10 ns | — |
| Maximum Frequency (fCNT) | [DATA_NEEDED: fCNT in MHz] | — |
| Supply Voltage (VCC) | 5.0 V (typical, see datasheet) | 4.75 V to 5.25 V (5.0 V nominal) |
| Process Technology | 0.7 µm CMOS EEPROM/UV-EPROM | — |
| Hộp | 84-pin PLCC (JEDEC MO-047) | 84-pin PLCC (Plastic Leaded Chip Carrier) |
| Kiểu lắp đặt | Surface Mount (PLCC socket also common) | Surface Mount |
| Nhiệt độ hoạt động | 0C to +70C (commercial) [DATA_NEEDED: exact grade suffix] | -40C to +85C (commercial) [DATA_NEEDED: exact grade] |
| Programming Interface | JTAG (IEEE 1149.1) boundary-scan, Altera ByteBlaster compatible | — |
| Configuration | Non-volatile EEPROM (instant-on, no boot PROM) | — |
| Trạng thái RoHS | ROHS3 Compliant (per fpgalink listing) | [DATA_NEEDED: confirm from manufacturer] |
| Cấp độ độ ẩm nhạy cảm (MSL) | MSL-3, 168 hours (per fpgalink listing) | — |
| Manufacturer Lead Time | 1-7 days (per fpgalink listing) | — |
| Series | — | EPM9320 |
| Device Type | — | CPLD (Complex Programmable Logic Device) |
| Propagation Delay (tPD) | — | 15 ns (max) |
| Tần số xung maksimum | — | 117.6 MHz |
| Programmability | — | 5.0 V in-system programmable (ISP) via JTAG |
| JTAG Interface | — | IEEE Std. 1149.1 boundary-scan compliant |
| Technology | — | CMOS EEPROM-based, third-generation Multiple Array MatriX (MAX) |
| Built-in Pull-up Resistors | — | Yes, on every I/O pin |
| Architecture Feature | — | Pin-locking across design iterations |