EP1810LC-25 vs EP1810LC-30 Vergleich

Detaillierter Direktvergleich von EP1810LC-25 von Altera und EP1810LC-30 von Altera. Vergleichen Sie die wichtigsten Spezifikationen, elektrischen Parameter, Gehäuse, Lebenszyklusstatus, Preise und Verfügbarkeit, um das beste Bauteil für Ihre Designanforderungen zu ermitteln.

Spezifikationsvergleich

Parameter EP1810LC-25 EP1810LC-30
Marke Altera Altera
Kategorie FPGA & CPLD FPGA & CPLD
Lebenszyklusstatus Obsolete Obsolete
Lagerstatus In Stock In Stock
Stückpreis (USD) $8,40 $9,95
Product Family Altera Classic EPLD —
Part Number EP1810LC-25 —
Macrocells 48 48
Propagation Delay (tPD) 25 ns —
Dedicated Inputs 12 —
I/O Pins 48 —
External Clock Inputs 4 —
Supply Voltage (VCC) 5 V (TTL-compatible) —
Operating Mode Turbo-only (no slow-power mode) —
Gehäuse 68-pin JLCC (J-leaded ceramic chip carrier) JLCC-68 (68-pin J-Lead ceramic chip carrier)
Package Code LC = 68-pin JLCC —
Montageart Surface Mount —
Technology CMOS EPLD (erasable programmable logic device) CMOS, low-power (LC)
Programmable Interconnect Global + Local buses —
Programming Method Altera Classic programmer + MAX+PLUS II legacy flow —
Lebenszyklusstatus Obsolete (legacy Altera Classic family) —
RoHS-Status [DATA_NEEDED: RoHS compliance not confirmed in legacy datasheet] unknown (legacy ceramic package)
Betriebstemperatur [DATA_NEEDED: temperature grade for LC package] [DATA_NEEDED: temperature grade]
Product Type — Classic EPLD (Erasable Programmable Logic Device)
Family — Altera Classic EPLD
Flip-Flops — 48 (one per macrocell)
Speed Grade (tPD) — 30 ns
Versorgungsspannung — 5 V (typical)
Programming — Device programmer or JTAG
Standby Current — [DATA_NEEDED: ICC standby]
Anzahl der Pins — 68
Number of I/O Pins — [DATA_NEEDED: I/O count]
Logic Blocks — 48 macrocells

Datenblätter & Ressourcen

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