EP1810LC-25T vs EP1810JC35 Comparación

Comparación detallada lado a lado de EP1810LC-25T por Intel y EP1810JC35 por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EP1810LC-25T EP1810JC35
Marca Intel Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida NRND Obsolete
Estado del stock In Stock In Stock
Precio unitario (USD) $8,40 $9,75
Family Altera Classic EP1810 Altera Classic EPLD
Device Type EPLD (Erasable/OTP Complex PLD) —
Macrocells 48 (4 quadrants x 12 macrocells) 48
Usable Gates Approx. 900 —
Dedicated Inputs 16 —
Bidirectional I/O Pins 48 —
External Clocks 4 —
Propagation Delay (tPD) 25 ns 35 ns
Supply Voltage (VCC) 5 V nominal —
Temperatura de funcionamiento 0 °C to +70 °C (commercial) 0 C to +70 C (Commercial)
Encapsulado 28-pin J-lead PLCC (Plastic Leaded Chip Carrier) PLCC-68 (J-lead, ceramic)
Tipo de montaje Surface Mount —
Technology CMOS, UV-erasable / OTP —
I/O Standard TTL-compatible 5 V —
Estado RoHS [DATA_NEEDED: RoHS status - confirm with manufacturer] [DATA_NEEDED: RoHS compliance for EP1810JC35]
Programming Tool Altera MAX+PLUS II / Quartus Classic —
Product Type — UV-erasable / OTP Complex PLD (EPLD)
Logic Gates (typ.) — [DATA_NEEDED: logic gates count]
Maximum User I/O Pins — [DATA_NEEDED: user I/O count for PLCC-68]
Frecuencia de reloj máxima — 40 MHz
Supply Voltage (VCC max) — 5.25 V
Supply Voltage (VCC min) — [DATA_NEEDED: VCC minimum]
Process Technology — CMOS EPROM cell
Package Code — QCCJ
Terminal Form — J-BEND
Number of Terminals — 68
Programming — UV-erase (windowed) or OTP
Development Tool — Altera MAX+plus II / A+plus

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