EP1810LC-25T vs EP1810JC35 Comparaison

Comparaison détaillée côte à côte de EP1810LC-25T par Intel et EP1810JC35 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP1810LC-25T EP1810JC35
Marque Intel Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie NRND Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $8,40 $9,75
Family Altera Classic EP1810 Altera Classic EPLD
Device Type EPLD (Erasable/OTP Complex PLD) —
Macrocells 48 (4 quadrants x 12 macrocells) 48
Usable Gates Approx. 900 —
Dedicated Inputs 16 —
Bidirectional I/O Pins 48 —
External Clocks 4 —
Propagation Delay (tPD) 25 ns 35 ns
Supply Voltage (VCC) 5 V nominal —
Température de fonctionnement 0 °C to +70 °C (commercial) 0 C to +70 C (Commercial)
Boîtier 28-pin J-lead PLCC (Plastic Leaded Chip Carrier) PLCC-68 (J-lead, ceramic)
Type de montage Surface Mount —
Technology CMOS, UV-erasable / OTP —
I/O Standard TTL-compatible 5 V —
Statut RoHS [DATA_NEEDED: RoHS status - confirm with manufacturer] [DATA_NEEDED: RoHS compliance for EP1810JC35]
Programming Tool Altera MAX+PLUS II / Quartus Classic —
Product Type — UV-erasable / OTP Complex PLD (EPLD)
Logic Gates (typ.) — [DATA_NEEDED: logic gates count]
Maximum User I/O Pins — [DATA_NEEDED: user I/O count for PLCC-68]
Fréquence d'horloge maximale — 40 MHz
Supply Voltage (VCC max) — 5.25 V
Supply Voltage (VCC min) — [DATA_NEEDED: VCC minimum]
Process Technology — CMOS EPROM cell
Package Code — QCCJ
Terminal Form — J-BEND
Number of Terminals — 68
Programming — UV-erase (windowed) or OTP
Development Tool — Altera MAX+plus II / A+plus

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