EP610DC-10 vs EP610IDC-10 Comparación

Comparación detallada lado a lado de EP610DC-10 por Intel y EP610IDC-10 por Intel. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EP610DC-10 EP610IDC-10
Marca Intel Intel
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida Obsolete Obsolete
Estado del stock In Stock In Stock
Precio unitario (USD) $7,95 $8,85
Device Family Altera Classic EPLD Altera Classic EPLD
Macrocells 16 —
Maximum Pipelined Data Rate 100 MHz —
Pin-to-Pin Propagation Delay (tpd) 10 ns —
Speed Grade -10 —
Encapsulado 24-pin CDIP (Ceramic DIP, windowed) —
Tipo de montaje Through-Hole Through-hole
Technology CMOS, EPROM-based (UV-erasable) CMOS, UV-erasable (windowed ceramic)
Tensión de alimentación 5 V (single supply) —
Temperatura de funcionamiento 0C to +70C (commercial) —
I/O Pins [DATA_NEEDED: exact I/O count for CDIP-24 variant] 20
Logic Elements 16 macrocells (programmable AND/OR array) —
Configuration Memory UV-erasable EPROM —
Reprogrammable Yes (UV erase window on package) —
Estado RoHS [DATA_NEEDED: not stated in verified web data] [DATA_NEEDED: RoHS status of CDIP-10 variant]
Logic Capacity — 300 usable gates
Macrocell Count — 16 macrocells
Pin-to-Pin Logic Delay (tpd) — 10 ns
Maximum Counter Frequency (fCNT) — 100 MHz
Supply Voltage (VCC) — 5 V (nominal)
I/O Logic Compatibility — 100% TTL emulation
Package Type — 24-pin Ceramic DIP (CDIP)
Dedicated Inputs — 4
Rango de temperatura de funcionamiento — 0 °C to +70 °C (commercial)
Programmable Interconnect — Yes (on-chip)
In-System Programmability — Yes (via MAX+PLUS II)
Boundary-Scan Test — Yes (per device documentation)

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