EP610DC-10 vs EP610IDC-10 Comparaison

Comparaison détaillée côte à côte de EP610DC-10 par Intel et EP610IDC-10 par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP610DC-10 EP610IDC-10
Marque Intel Intel
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $7,95 $8,85
Device Family Altera Classic EPLD Altera Classic EPLD
Macrocells 16 —
Maximum Pipelined Data Rate 100 MHz —
Pin-to-Pin Propagation Delay (tpd) 10 ns —
Speed Grade -10 —
Boîtier 24-pin CDIP (Ceramic DIP, windowed) —
Type de montage Through-Hole Through-hole
Technology CMOS, EPROM-based (UV-erasable) CMOS, UV-erasable (windowed ceramic)
Tension d'alimentation 5 V (single supply) —
Température de fonctionnement 0C to +70C (commercial) —
I/O Pins [DATA_NEEDED: exact I/O count for CDIP-24 variant] 20
Logic Elements 16 macrocells (programmable AND/OR array) —
Configuration Memory UV-erasable EPROM —
Reprogrammable Yes (UV erase window on package) —
Statut RoHS [DATA_NEEDED: not stated in verified web data] [DATA_NEEDED: RoHS status of CDIP-10 variant]
Logic Capacity — 300 usable gates
Macrocell Count — 16 macrocells
Pin-to-Pin Logic Delay (tpd) — 10 ns
Maximum Counter Frequency (fCNT) — 100 MHz
Supply Voltage (VCC) — 5 V (nominal)
I/O Logic Compatibility — 100% TTL emulation
Package Type — 24-pin Ceramic DIP (CDIP)
Dedicated Inputs — 4
Plage de température de fonctionnement — 0 °C to +70 °C (commercial)
Programmable Interconnect — Yes (on-chip)
In-System Programmability — Yes (via MAX+PLUS II)
Boundary-Scan Test — Yes (per device documentation)

Fiches techniques et ressources

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