EP910PI-15T vs EP910PI-12T Comparación

Comparación detallada lado a lado de EP910PI-15T por Altera y EP910PI-12T por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EP910PI-15T EP910PI-12T
Marca Altera Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida Obsolete NRND
Estado del stock In Stock In Stock
Precio unitario (USD) $10,95 $9,95
Product Type Classic EPLD (Erasable Programmable Logic Device) —
Family Altera Classic EPLD (EP910 series) Altera Classic EPLD
Macrocells 24 24
Dedicated Inputs 12 12
I/O Pins 24 24
Logic Blocks 6 LABs of 4 macrocells each (Classic architecture) —
Tensión de alimentación 4.5 V to 5.5 V (5 V nominal) —
Propagation Delay (tPD) 15 ns max (speed grade -15) 12 ns
Technology CMOS EEPROM (electrically erasable) —
Encapsulado 40-pin PDIP (Plastic DIP, R-PDIP-T40) 40-pin PDIP (Plastic DIP)
Tipo de montaje Through-Hole —
Output Drive Current [DATA_NEEDED: per-pin DC output current, mA] —
Temperatura de funcionamiento [DATA_NEEDED: industrial/commercial temp range] 0C to +70C (commercial)
Programming JEDEC-standard, serial/parallel programmer —
Estado RoHS [DATA_NEEDED: original Altera part; likely non-RoHS as 5V PDIP] Non-compliant (legacy PDIP package, contains lead)
Maximum Operating Frequency — 76.9 MHz
Logic Gates — [DATA_NEEDED: logic gate count]
Supply Voltage (VCC) — 5 V (4.75 V min, 5.25 V max)
External Clock Inputs — 2
Outputs — 24
Terminals / Pin Count — 44 (PDIP-40 package pinout with NC pins)
Process Technology — CMOS
Programmable Technology — UV-erasable EPROM
Programming Interface — JEDEC-standard
Estado del ciclo de vida — NRND / EOL (mature legacy product)

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