EP910PI-15T vs EP910PI-12T Comparaison

Comparaison détaillée côte à côte de EP910PI-15T par Altera et EP910PI-12T par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP910PI-15T EP910PI-12T
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete NRND
Statut du stock In Stock In Stock
Prix unitaire (USD) $10,95 $9,95
Product Type Classic EPLD (Erasable Programmable Logic Device) —
Family Altera Classic EPLD (EP910 series) Altera Classic EPLD
Macrocells 24 24
Dedicated Inputs 12 12
I/O Pins 24 24
Logic Blocks 6 LABs of 4 macrocells each (Classic architecture) —
Tension d'alimentation 4.5 V to 5.5 V (5 V nominal) —
Propagation Delay (tPD) 15 ns max (speed grade -15) 12 ns
Technology CMOS EEPROM (electrically erasable) —
Boîtier 40-pin PDIP (Plastic DIP, R-PDIP-T40) 40-pin PDIP (Plastic DIP)
Type de montage Through-Hole —
Output Drive Current [DATA_NEEDED: per-pin DC output current, mA] —
Température de fonctionnement [DATA_NEEDED: industrial/commercial temp range] 0C to +70C (commercial)
Programming JEDEC-standard, serial/parallel programmer —
Statut RoHS [DATA_NEEDED: original Altera part; likely non-RoHS as 5V PDIP] Non-compliant (legacy PDIP package, contains lead)
Maximum Operating Frequency — 76.9 MHz
Logic Gates — [DATA_NEEDED: logic gate count]
Supply Voltage (VCC) — 5 V (4.75 V min, 5.25 V max)
External Clock Inputs — 2
Outputs — 24
Terminals / Pin Count — 44 (PDIP-40 package pinout with NC pins)
Process Technology — CMOS
Programmable Technology — UV-erasable EPROM
Programming Interface — JEDEC-standard
Statut du cycle de vie — NRND / EOL (mature legacy product)

Fiches techniques et ressources

Parcourir tous les produits Créer un BOM Demander un devis