EPM5192JC-ES vs EPM5192JC2 Comparación

Comparación detallada lado a lado de EPM5192JC-ES por Intel y EPM5192JC2 por Intel. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EPM5192JC-ES EPM5192JC2
Marca Intel Intel
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida Obsolete Obsolete
Estado del stock In Stock In Stock
Precio unitario (USD) $16,45 $15,90
Device Family MAX 5000 —
Device Type CPLD (EPLD) CPLD (Complex Programmable Logic Device)
Macrocells 192 192
Logic Array Blocks (LABs) 12 12
Interconnect Programmable Interconnect Array (PIA) Programmable Interconnect Array (PIA)
Configuration Memory EPROM (UV-erasable, one-time programmable for JC-ES) —
Encapsulado 84-pin PLCC (J-lead, CQCC, JEDEC S-CQCC-J84) PLCC-68 (JC)
Tipo de montaje Surface Mount Surface Mount (socketable PLCC)
Technology CMOS —
Programming Altera MAX+PLUS II or compatible programmer Altera Master Programmer / ByteBlaster via JTAG-style interface
Temperatura de funcionamiento [DATA_NEEDED: operating temperature range for ES grade] —
Tensión de alimentación [DATA_NEEDED: VCC nominal] —
User I/O Pins [DATA_NEEDED: user I/O count for JC-ES in PLCC-84] —
Estado RoHS [DATA_NEEDED: RoHS compliance] —
Lead-Free [DATA_NEEDED: lead-free status] —
Nivel MSL [DATA_NEEDED: MSL rating] —
Note Datasheet source: Altera MAX 5000 family document, 52 pages —
Family — MAX 5000
Usable Gates (equivalent) — 6000
Maximum User I/O — 64
Dedicated Inputs — 7
External Clock Inputs — 1 (with shared input/clock capability)
Frecuencia de reloj máxima — 50 MHz
Propagation Delay (tPD) — 45 ns (speed grade -2)
Process Technology — CMOS, UV-erasable

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