EPM5192JC-ES vs EPM5192JC2 Comparaison

Comparaison détaillée côte à côte de EPM5192JC-ES par Intel et EPM5192JC2 par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM5192JC-ES EPM5192JC2
Marque Intel Intel
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $16,45 $15,90
Device Family MAX 5000 —
Device Type CPLD (EPLD) CPLD (Complex Programmable Logic Device)
Macrocells 192 192
Logic Array Blocks (LABs) 12 12
Interconnect Programmable Interconnect Array (PIA) Programmable Interconnect Array (PIA)
Configuration Memory EPROM (UV-erasable, one-time programmable for JC-ES) —
Boîtier 84-pin PLCC (J-lead, CQCC, JEDEC S-CQCC-J84) PLCC-68 (JC)
Type de montage Surface Mount Surface Mount (socketable PLCC)
Technology CMOS —
Programming Altera MAX+PLUS II or compatible programmer Altera Master Programmer / ByteBlaster via JTAG-style interface
Température de fonctionnement [DATA_NEEDED: operating temperature range for ES grade] —
Tension d'alimentation [DATA_NEEDED: VCC nominal] —
User I/O Pins [DATA_NEEDED: user I/O count for JC-ES in PLCC-84] —
Statut RoHS [DATA_NEEDED: RoHS compliance] —
Lead-Free [DATA_NEEDED: lead-free status] —
Niveau MSL [DATA_NEEDED: MSL rating] —
Note Datasheet source: Altera MAX 5000 family document, 52 pages —
Family — MAX 5000
Usable Gates (equivalent) — 6000
Maximum User I/O — 64
Dedicated Inputs — 7
External Clock Inputs — 1 (with shared input/clock capability)
Fréquence d'horloge maximale — 50 MHz
Propagation Delay (tPD) — 45 ns (speed grade -2)
Process Technology — CMOS, UV-erasable

Fiches techniques et ressources

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