EPM9400LC84-20 vs EPM9320LC84-20 Comparación

Comparación detallada lado a lado de EPM9400LC84-20 por Altera y EPM9320LC84-20 por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EPM9400LC84-20 EPM9320LC84-20
Marca Altera Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida NRND Obsolete
Estado del stock In Stock In Stock
Precio unitario (USD) $38,50 $9,75
Family MAX 9000 MAX 9000
Device Type CPLD (Complex Programmable Logic Device) CPLD - Complex Programmable Logic Device
Architecture Multiple Array Matrix (MAX), 3rd generation, EEPROM-based Multiple Array MatriX (MAX), 3rd generation
Macrocells 400 320
Usable Gates 8,000 (6,000 to 12,000 typical range) —
Flip-Flops 580 —
Maximum User I/O 55 —
Pin-to-Pin Propagation Delay 20 ns (speed grade -20) —
Maximum Counter Frequency 144 MHz —
Supply Voltage (VCCINT) 5 V —
I/O Voltage (VCCIO) 3.3 V or 5 V (configurable) —
In-System Programming Yes (IEEE 1149.1 JTAG) —
Encapsulado 84-pin PLCC (Plastic Leaded Chip Carrier) PLCC-84 (Plastic Leaded Chip Carrier)
Process Technology CMOS EEPROM —
Temperatura de funcionamiento Commercial (0C to +70C) - assumed from -20 speed grade 0 C to 70 C
Tipo de montaje Surface Mount (PLCC socket or SMT land pattern) —
Estado RoHS [DATA_NEEDED: RoHS status] [DATA_NEEDED: RoHS status]
User I/Os — 60
Logic Family — CMOS (EEPROM-based)
Pins — 84
Propagation Delay (tPD) — 16 ns
Internal Counter Frequency — 118 MHz
Tensión de alimentación — 5.0 V
In-System Programmability — Yes (IEEE 1149.1 JTAG)
Dedicated Inputs — 4 (global clock / clear / OE)
PCI Compliance — PCI Local Bus Specification Rev. 2.2

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