10CL055YU484C6G vs 10CL055YU484I7G Comparaison

Comparaison détaillée côte à côte de 10CL055YU484C6G par Altera et 10CL055YU484I7G par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre 10CL055YU484C6G 10CL055YU484I7G
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Actif Actif
Statut du stock In Stock In Stock
Prix unitaire (USD) $24,38 $35,10
Family Cyclone 10 LP Cyclone 10 LP
Logic Elements (LE) 55,856 —
Embedded Memory Bits 2,396,160 bits (approximately 2.5 Mb) 2,396,160 bits
Maximum User I/Os 321 321
Embedded 18x18 Multipliers 156 —
PLLs 4 4
Global Clocks 20 —
Core Voltage 1.0 V (typical) —
I/O Voltage Standards LVDS, LVTTL, LVCMOS, SSTL, HSTL (1.2 V to 3.3 V) —
Speed Grade 6 (commercial, slowest in family) -7 (I7, industrial)
Boîtier 484-pin UBGA (19 mm x 19 mm) 484-ball UBGA (Ultra FineLine BGA), 19 mm x 19 mm
Process Technology TSMC 60 nm low-power 60 nm low-power CMOS
Température de fonctionnement 0 C to +85 C (commercial, C suffix) —
Type de montage Surface Mount —
Niveau MSL [DATA_NEEDED: MSL level per JEDEC J-STD-020] 3 (per JEDEC J-STD-020)
Statut RoHS Compliant Compliant
Lead-Free / Halogen-Free Yes / [DATA_NEEDED: halogen-free status] —
Configuration Modes Active Serial (AS), Passive Serial (PS), JTAG JTAG, AS, PS, FPP
Transceivers None (Cyclone 10 LP family does not include SERDES) —
Hard Memory Controller Yes (DDR/DDR2/DDR3/LPDDR2 via soft IP) —
Logic Elements — 55,856
M9K Memory Blocks — 260
DSP Blocks (18x18 multipliers) — 156
Global Clock Networks — 20
Température de jonction en fonctionnement — -40C to +100C
Core Voltage (VCCINT) — 1.0V (typical), 1.1V nominal
I/O Voltage (VCCIO) — 1.2V to 3.3V (bank-dependent)
LVDS Data Rate — Up to 875 Mbps per channel

Fiches techniques et ressources

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