EP1810JC-25 vs EP1810JC-45 Comparaison
Comparaison détaillée côte à côte de EP1810JC-25 par Intel et EP1810JC-45 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EP1810JC-25 | EP1810JC-45 |
|---|---|---|
| Marque | Intel | Altera |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | NRND | NRND |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $6,80 | $21,10 |
| Product Type | Classic EPLD (Erasable Programmable Logic Device) | Classic EPLD (Erasable Programmable Logic Device) |
| Family | Altera/Intel Classic EPLD (EP1810 series) | EP1810 (Classic EPLD Family) |
| Macrocells | 48 | 48 |
| Propagation Delay (tPD) | 25 ns | — |
| Maximum Toggle Frequency | [DATA_NEEDED: max fMAX] | — |
| Input Lines | 60 (including I/O) | — |
| I/O Lines | 48 | — |
| Dedicated Inputs | 12 | 12 |
| External Clock Inputs | 4 | — |
| Supply Voltage (VCC) | 4.75 V to 5.25 V | — |
| Température de fonctionnement | -40 °C to 85 °C (industrial, per distributor listings) | — |
| Technology | CMOS, UV-erasable (windowed ceramic DIP) | CMOS, UV-erasable |
| Boîtier | 28-pin ceramic DIP (J) with quartz window | PLCC-68 (QCCJ, J-Lead, windowed ceramic) |
| Type de montage | Through-hole | Surface Mount |
| Erasure Method | UV light (windowed package) | — |
| Statut RoHS | [DATA_NEEDED: RoHS compliance status] | [DATA_NEEDED: RoHS compliance not stated in verified data] |
| Statut du cycle de vie | NRND (Not Recommended for New Designs) | — |
| Equivalent Gates | — | 2100 gates |
| I/O Pins | — | 48 |
| Total User I/O | — | 60 |
| Propagation Delay (tpd) | — | 45 ns |
| Fréquence d'horloge maximale | — | 33.3 MHz |
| Maximum Supply Voltage | — | 5.25 V |
| Nombre de broches | — | 68 |
| Package Code | — | QCCJ |
| Temperature Grade | — | Commercial |