EP1810JI-35 vs EP1810JC-45 Comparaison
Comparaison détaillée côte à côte de EP1810JI-35 par Intel et EP1810JC-45 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EP1810JI-35 | EP1810JC-45 |
|---|---|---|
| Marque | Intel | Altera |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | NRND |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $18,60 | $21,10 |
| Device Family | Classic EPLD | — |
| Macrocells | 48 | 48 |
| Logic Array Blocks | 8 LABs of 16 macrocells | — |
| Dedicated Inputs | 48 | 12 |
| Pin-to-Pin Propagation Delay (tPD) | 35 ns | — |
| Speed Grade | -35 | — |
| Boîtier | 28-pin JLCC (J-leaded ceramic, windowed) | PLCC-68 (QCCJ, J-Lead, windowed ceramic) |
| Process Technology | CMOS EPROM (UV-erasable) | — |
| Température de fonctionnement | -40C to +85C (Industrial) | — |
| Tension d'alimentation | 5 V (typical classic EPLD) | — |
| Programmability | UV-erase, windowed for lab reprogram | — |
| Type de montage | Through-Hole (J-lead) | Surface Mount |
| Statut RoHS | [DATA_NEEDED: RoHS compliance for ceramic windowed JLCC] | [DATA_NEEDED: RoHS compliance not stated in verified data] |
| Niveau MSL | [DATA_NEEDED: MSL rating] | — |
| Programming Interface | JEDEC fuse file via legacy programmer | — |
| Product Type | — | Classic EPLD (Erasable Programmable Logic Device) |
| Family | — | EP1810 (Classic EPLD Family) |
| Equivalent Gates | — | 2100 gates |
| I/O Pins | — | 48 |
| Total User I/O | — | 60 |
| Propagation Delay (tpd) | — | 45 ns |
| Fréquence d'horloge maximale | — | 33.3 MHz |
| Technology | — | CMOS, UV-erasable |
| Maximum Supply Voltage | — | 5.25 V |
| Nombre de broches | — | 68 |
| Package Code | — | QCCJ |
| Temperature Grade | — | Commercial |