EP1810JI-35 vs EP1810LC-25 Comparaison

Comparaison détaillée côte à côte de EP1810JI-35 par Intel et EP1810LC-25 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP1810JI-35 EP1810LC-25
Marque Intel Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $18,60 $8,40
Device Family Classic EPLD —
Macrocells 48 48
Logic Array Blocks 8 LABs of 16 macrocells —
Dedicated Inputs 48 12
Pin-to-Pin Propagation Delay (tPD) 35 ns —
Speed Grade -35 —
Boîtier 28-pin JLCC (J-leaded ceramic, windowed) 68-pin JLCC (J-leaded ceramic chip carrier)
Process Technology CMOS EPROM (UV-erasable) —
Température de fonctionnement -40C to +85C (Industrial) [DATA_NEEDED: temperature grade for LC package]
Tension d'alimentation 5 V (typical classic EPLD) —
Programmability UV-erase, windowed for lab reprogram —
Type de montage Through-Hole (J-lead) Surface Mount
Statut RoHS [DATA_NEEDED: RoHS compliance for ceramic windowed JLCC] [DATA_NEEDED: RoHS compliance not confirmed in legacy datasheet]
Niveau MSL [DATA_NEEDED: MSL rating] —
Programming Interface JEDEC fuse file via legacy programmer —
Product Family — Altera Classic EPLD
Part Number — EP1810LC-25
Propagation Delay (tPD) — 25 ns
I/O Pins — 48
External Clock Inputs — 4
Supply Voltage (VCC) — 5 V (TTL-compatible)
Operating Mode — Turbo-only (no slow-power mode)
Package Code — LC = 68-pin JLCC
Technology — CMOS EPLD (erasable programmable logic device)
Programmable Interconnect — Global + Local buses
Programming Method — Altera Classic programmer + MAX+PLUS II legacy flow
Statut du cycle de vie — Obsolete (legacy Altera Classic family)

Fiches techniques et ressources

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