EP1810JI-45 vs EP1810JC-25 Comparaison

Comparaison détaillée côte à côte de EP1810JI-45 par Altera et EP1810JC-25 par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP1810JI-45 EP1810JC-25
Marque Altera Intel
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete NRND
Statut du stock In Stock In Stock
Prix unitaire (USD) $9,75 $6,80
Manufacturer Altera (now Intel FPGA) —
Series Classic EPLD Family —
Device Type UV-Erasable / OTP Complex PLD —
Macrocell Count 48 —
Maximum Operating Frequency 33.3 MHz —
Propagation Delay (tPD) 50 ns 25 ns
Configurable I/O Lines 48 —
Dedicated Inputs 12 12
Technology CMOS EPROM CMOS, UV-erasable (windowed ceramic DIP)
Package Code QCCJ —
Package Type 68-pin JLCC (J-leaded ceramic chip carrier) —
Terminal Form J BEND —
Package Shape SQUARE —
Number of Terminals 68 —
Temperature Grade INDUSTRIAL —
Température de fonctionnement -40 °C to +85 °C -40 °C to 85 °C (industrial, per distributor listings)
Tension d'alimentation 5 V (TTL compatible) —
Programming Method UV-erase (windowed) / OTP via JEDEC —
Product Type — Classic EPLD (Erasable Programmable Logic Device)
Family — Altera/Intel Classic EPLD (EP1810 series)
Macrocells — 48
Maximum Toggle Frequency — [DATA_NEEDED: max fMAX]
Input Lines — 60 (including I/O)
I/O Lines — 48
External Clock Inputs — 4
Supply Voltage (VCC) — 4.75 V to 5.25 V
Boîtier — 28-pin ceramic DIP (J) with quartz window
Type de montage — Through-hole
Erasure Method — UV light (windowed package)
Statut RoHS — [DATA_NEEDED: RoHS compliance status]
Statut du cycle de vie — NRND (Not Recommended for New Designs)

Fiches techniques et ressources

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