EP1810JM-45 vs EP1810JC-45 Comparaison
Comparaison détaillée côte à côte de EP1810JM-45 par Altera et EP1810JC-45 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EP1810JM-45 | EP1810JC-45 |
|---|---|---|
| Marque | Altera | Altera |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | NRND |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $14,20 | $21,10 |
| Device Family | Classic EPLD (EP1810 series) | — |
| Macrocells | 48 | 48 |
| Usable Gates | ~900 gates | — |
| Propagation Delay (tpd) | 45 ns (max, -45 speed grade) | 45 ns |
| Supply Voltage (VCC) | 4.5 V to 5.5 V | — |
| Technology | CMOS, UV-EPROM configuration | CMOS, UV-erasable |
| Package Type | JLCC-68 (ceramic J-leaded chip carrier) | — |
| Package Code | JM (windowed ceramic, UV-erasable) | QCCJ |
| Nombre de broches | 68 | 68 |
| Température de fonctionnement | -55 C to +125 C (military grade) | — |
| I/O Compatibility | CMOS / TTL | — |
| Configuration Method | JEDEC fuse map, EPROM programmer | — |
| Programming Technology | UV-erasable EPROM (non-volatile, instant-on) | — |
| Type de montage | Surface Mount (J-lead) | Surface Mount |
| Logic Type | EPLD / PLD (programmable logic device) | — |
| Statut RoHS | [DATA_NEEDED: RoHS status - legacy mil-spec part] | [DATA_NEEDED: RoHS compliance not stated in verified data] |
| Niveau MSL | [DATA_NEEDED: MSL level] | — |
| Product Type | — | Classic EPLD (Erasable Programmable Logic Device) |
| Family | — | EP1810 (Classic EPLD Family) |
| Equivalent Gates | — | 2100 gates |
| Dedicated Inputs | — | 12 |
| I/O Pins | — | 48 |
| Total User I/O | — | 60 |
| Fréquence d'horloge maximale | — | 33.3 MHz |
| Maximum Supply Voltage | — | 5.25 V |
| Boîtier | — | PLCC-68 (QCCJ, J-Lead, windowed ceramic) |
| Temperature Grade | — | Commercial |