EP610ILI-12 vs EP610IDC-15 Comparaison

Comparaison détaillée côte à côte de EP610ILI-12 par Altera et EP610IDC-15 par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP610ILI-12 EP610IDC-15
Marque Altera Intel
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie NRND Dernier achat
Statut du stock In Stock In Stock
Prix unitaire (USD) $9,75 $9,95
Family Classic EPLD (EP610) —
Usable Gates 300 300
Macro Cells 16 —
Speed Grade (tpd) 12 ns —
Supply Voltage (Vcc) 5 V (4.75 V to 5.25 V) —
Supply Voltage (Vpp) [DATA_NEEDED: Vpp programming voltage] —
Operating Frequency (max) 83.3 MHz —
Logic Elements [DATA_NEEDED: exact LE count] —
User I/O Pins [DATA_NEEDED: I/O pin count] —
Dedicated Inputs 4 —
Technology CMOS EPROM —
Température de fonctionnement -40C to +85C (industrial grade) 0C to +70C (commercial)
Boîtier 28-pin PLCC (J-Lead) 24-pin CerDIP (ceramic DIP)
Type de montage Surface Mount Through-hole
Programmable Security Bit Yes —
TTL Compatibility 100 TTL emulation —
Statut RoHS [DATA_NEEDED: RoHS status] [DATA_NEEDED: RoHS status of CerDIP variant]
Niveau MSL [DATA_NEEDED: MSL rating] —
Device Family — Altera Classic EPLD
Macrocells — 16
Propagation Delay (tPD) — 15 ns
Maximum Frequency — 66 MHz
Supply Voltage (VCC) — 4.75 V to 5.25 V (5 V nominal)
Process Technology — CMOS, UV-erasable / OTP
I/O Pins — 24 (per package; macrocell-programmable)
Logic-Block Architecture — AND/OR macrocell array with programmable flip-flops
Program/Erase — UV-erasable, OTP-compatible
Development Tool — MAX+PLUS II
Programming Current — 11.0 mA typical (per Classic family datasheet)

Fiches techniques et ressources

Parcourir tous les produits Créer un BOM Demander un devis