EP910DM-40 vs EP910DC-35 Comparaison

Comparaison détaillée côte à côte de EP910DM-40 par Altera et EP910DC-35 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP910DM-40 EP910DC-35
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $21,00 $10,95
Product Type UV Erasable Programmable Logic Device (EPLD) —
Family Altera Classic EP910 Classic EPLD EP910
Architecture PAL-type AND/OR with global programmable interconnect bus PAL-type sum-of-products AND-OR array
Macrocells 24 24
Dedicated Inputs 36 12
Dedicated Outputs 24 —
Bidirectional I/O Lines 24 —
Product Terms 240 240
Propagation Delay (tPD) 40 ns —
External Clocks 2 —
Process Technology CMOS —
Boîtier 40-pin Ceramic DIP (Cerdip) with UV window 40-pin CDIP (Ceramic DIP) with quartz window
Type de montage Through-Hole (DIP) —
Température de fonctionnement [DATA_NEEDED: operating temperature range] 0 °C to +70 °C (commercial)
Tension d'alimentation 5 V —
Statut RoHS [DATA_NEEDED: RoHS compliance status] Non-compliant (ceramic DIP with Pb-bearing lead finish)
Programming Interface JEDEC-standard fuse-map / UV erasure —
Device Type — UV-Erasable CMOS PLD (PAL-type)
Usable Gates — 900 gates
I/O Pins — 24
Total Inputs — 36
Propagation Delay (tpd) — 35 ns
Fréquence d'horloge maximale — 37 MHz (typical, internal)
Supply Voltage (Vcc) — 4.75 V to 5.25 V (5 V nominal)
Lead Pitch — 2.540 mm
Termination Style — Through-Hole
Programming Method — JEDEC fuse map via device programmer; UV erase
Technology — CMOS, UV-erasable EPROM cell
Lifecycle — Obsolete / last-time-buy from authorized distributors

Fiches techniques et ressources

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