EP910DM-40 vs EP910DC-35 So sánh
So sánh chi tiết song song của EP910DM-40 bằng Altera và EP910DC-35 bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP910DM-40 | EP910DC-35 |
|---|---|---|
| Thương hiệu | Altera | Altera |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | Obsolete |
| Product Type | UV Erasable Programmable Logic Device (EPLD) | — |
| Family | Altera Classic EP910 | Classic EPLD EP910 |
| Architecture | PAL-type AND/OR with global programmable interconnect bus | PAL-type sum-of-products AND-OR array |
| Macrocells | 24 | 24 |
| Dedicated Inputs | 36 | 12 |
| Dedicated Outputs | 24 | — |
| Bidirectional I/O Lines | 24 | — |
| Product Terms | 240 | 240 |
| Propagation Delay (tPD) | 40 ns | — |
| External Clocks | 2 | — |
| Process Technology | CMOS | — |
| Hộp | 40-pin Ceramic DIP (Cerdip) with UV window | 40-pin CDIP (Ceramic DIP) with quartz window |
| Kiểu lắp đặt | Through-Hole (DIP) | — |
| Nhiệt độ hoạt động | [DATA_NEEDED: operating temperature range] | 0 °C to +70 °C (commercial) |
| Điện áp cung cấp | 5 V | — |
| Trạng thái RoHS | [DATA_NEEDED: RoHS compliance status] | Non-compliant (ceramic DIP with Pb-bearing lead finish) |
| Programming Interface | JEDEC-standard fuse-map / UV erasure | — |
| Device Type | — | UV-Erasable CMOS PLD (PAL-type) |
| Usable Gates | — | 900 gates |
| I/O Pins | — | 24 |
| Total Inputs | — | 36 |
| Propagation Delay (tpd) | — | 35 ns |
| Tần số xung maksimum | — | 37 MHz (typical, internal) |
| Supply Voltage (Vcc) | — | 4.75 V to 5.25 V (5 V nominal) |
| Lead Pitch | — | 2.540 mm |
| Termination Style | — | Through-Hole |
| Programming Method | — | JEDEC fuse map via device programmer; UV erase |
| Technology | — | CMOS, UV-erasable EPROM cell |
| Lifecycle | — | Obsolete / last-time-buy from authorized distributors |