EP910PI-40 vs EP910PC-30 Comparaison

Comparaison détaillée côte à côte de EP910PI-40 par Altera et EP910PC-30 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP910PI-40 EP910PC-30
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Dernier achat Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $9,85 $6,50
Device Family Classic EPLD —
Part Number EP910PI-40 —
Architecture PAL-type macrocell, CMOS, UV-erasable —
Number of Macrocells 24 —
Number of Dedicated Inputs 12 —
Number of I/O Lines 24 —
External Clock Inputs 2 —
Fréquence d'horloge maximale 25 MHz —
Propagation Delay (tPD) 43 ns —
Speed Grade -40 (43 ns) —
Supply Voltage (VCC) 4.75 V to 5.25 V (5 V nominal) 5 V ±10%
Boîtier PDIP-40 (Plastic DIP, 40-pin) PDIP-40 (plastic DIP, 0.6 inch)
Température de fonctionnement 0C to +70C (commercial) 0C to +70C (commercial)
Type de montage Through-Hole Through-hole DIP
Process Technology CMOS (UV-erasable) —
Statut RoHS [DATA_NEEDED: RoHS compliance status] Non-compliant (contains lead, PDIP package)
Programming Method UV-erase + Altera programmer (legacy) —
Programmable Polarity Yes (user-configurable output) —
Output Enable Control Yes (per-pin three-state) —
Family — Altera Classic EPLD
Macrocells — 24
Usable Gates — ~450
Pin-to-Pin Propagation Delay (tPD) — 30 ns
Maximum Counter Frequency (fCNT) — 33.3 MHz
Logic Inputs — 36 dedicated
I/O Pins — 12 bidirectional
Logic Array Blocks (LABs) — 4
Programming Technology — UV-erasable EPROM cell
TTL Emulation — 100% TTL-compatible
Power Dissipation — [DATA_NEEDED: power dissipation mW]

Fiches techniques et ressources

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