EPC16SI16N vs EPC16QC100DM Comparaison
Comparaison détaillée côte à côte de EPC16SI16N par Intel et EPC16QC100DM par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Intel
EPC16SI16N - 16Mb Enhanced Configuration Device, 16-SOIC | Altera / Intel
EPC16SI16N ⚠ Dernier achat
Comparaison des spécifications
| Paramètre | EPC16SI16N | EPC16QC100DM |
|---|---|---|
| Marque | Intel | Intel |
| Catégorie | FPGA & CPLD | Memory ICs |
| Statut du cycle de vie | Dernier achat | NRND |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $4,35 | $15,85 |
| Type de mémoire | Non-volatile flash (enhanced configuration device) | Non-volatile Configuration PROM (NOR flash) |
| Taille de mémoire | 16 Mb (16,777,216 bits) | — |
| Interface | Altera enhanced serial configuration (DCLK, DATA, nCS, nRESET, nSTATUS) | — |
| Programming Interface | JTAG (IEEE 1149.1 boundary scan) | — |
| Maximum Operating Frequency | 40 MHz (fast configuration mode) | — |
| Tension d'alimentation de fonctionnement | 3.3 V (typ) | — |
| Température de fonctionnement | -40 C to +85 C (industrial, 'SI' suffix) | — |
| Boîtier | 16-pin SOIC (300 mil, 'SI' suffix) | 100-pin PQFP (QFPA) |
| Type de montage | Surface Mount | — |
| Lead-Free / Finish | Lead-free (matte tin), 'N' suffix | — |
| Niveau MSL | [DATA_NEEDED: MSL level] | [DATA_NEEDED: MSL rating] |
| Statut RoHS | Compliant | — |
| In-System Programmability | Yes (via JTAG, multiple reprogramming cycles) | — |
| Compatible FPGA Series | Altera Stratix II, Stratix III, Cyclone, Cyclone II, Cyclone III | — |
| Configuration Daisy-Chaining | Supported (multiple devices / multiple FPGAs) | — |
| On-Chip Charge Pump | Integrated (no external VPP required) | — |
| Memory Density | — | 16 Mbit (2 Mbyte) |
| Configuration Interface | — | Serial (SPI-compatible, Altera FPP mode) |
| Core Supply Voltage (VCC) | — | 3.0 V to 3.6 V |
| I/O Voltage (VIO) | — | 2.5 V / 3.3 V selectable |
| Output Voltage (VPP) | — | 1.8 V / 2.5 V / 3.3 V selectable |
| Maximum DCLK Frequency | — | 40 MHz |
| Cascadable | — | Yes (multi-device daisy chain via nCASC) |
| In-System Programming | — | Yes (IEEE 1532 / JTAG) |
| Program/Erase Cycles | — | [DATA_NEEDED: program/erase cycle endurance] |
| Data Retention | — | [DATA_NEEDED: data retention years] |
| Plage de température de fonctionnement | — | -40 C to +85 C (industrial) |
| Package Code | — | Q100 + DM suffix |
| Lead-Free / RoHS | — | [DATA_NEEDED: lead-free status] |
| Compatible FPGA Families | — | Stratix, Cyclone, APEX, ACEX |