EPC2L120 vs EPC2L120N Comparaison

Comparaison détaillée côte à côte de EPC2L120 par Altera et EPC2L120N par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPC2L120 EPC2L120N
Marque Altera Intel
Catégorie Memory ICs FPGA & CPLD
Statut du cycle de vie NRND Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $5,20 $7,85
Type de mémoire Configuration PROM (Flash-based) —
Density 120 Kbit —
Configuration Interface Serial, FPGA-targeted —
Operating Voltage 2.7 V to 3.6 V (3.3 V typ) —
In-System Programmability Yes (IEEE 1149.1 JTAG) —
Boîtier PLCC-20 84-pin PLCC (J-Lead)
Compatible FPGAs Altera Cyclone, Cyclone II, APEX-series —
Température de fonctionnement -40 C to +85 C [DATA_NEEDED: industrial temp range]
CONF_DONE Output Open-drain, wire-OR capable —
Data Retention 20 years (per Altera datasheet family) —
Program/Erase Cycles 100 cycles minimum —
Type de montage Surface Mount —
Statut RoHS unknown unknown
Lead-Free unknown —
Family EPC2 (Enhanced Configuration) EPC2 (Enhanced Configuration Device)
Device Type — Configuration Device for SRAM-based LUT FPGAs
Manufacturer — Intel (formerly Altera)
Memory Capacity — 165,888 bits (400,000 gates equivalent)
Operating Voltage (VCCIO) — 2.7 V to 3.6 V
5V Tolerance — Yes (5V-tolerant I/O)
Configuration Clock (FPP) — Up to 66 MHz
Configuration Clock (PS) — Up to 33 MHz
Internal Oscillator — 8 MHz with programmable divider
JTAG Interface — IEEE Std 1149.1 compliant, ISP support
Programming Cycles — 100,000 erase/program cycles
Sector Erase Time — [DATA_NEEDED: typical sector erase time]
Configuration Schemes — FPP, PS, JTAG, daisy chain
Supported FPGA Families — Cyclone, APEX, FLEX, Mercury, ACEX, Stratix

Fiches techniques et ressources

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