EPC2L20U vs EPC2L20U-HAF480119C Comparaison
Comparaison détaillée côte à côte de EPC2L20U par Altera et EPC2L20U-HAF480119C par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
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EPC2L20U-HAF480119C - FPGA Config Device, SRAM LUT | Intel
EPC2L20U-HAF480119C ⚠ Dernier achatComparaison des spécifications
| Paramètre | EPC2L20U | EPC2L20U-HAF480119C |
|---|---|---|
| Marque | Altera | Intel |
| Catégorie | FPGA & CPLD | Memory ICs |
| Statut du cycle de vie | Dernier achat | Dernier achat |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $10,55 | $10,75 |
| Taille de mémoire | 1.6 Mbit | 1.6 Mb |
| Supply Voltage (VCC) | 3.0 V to 3.6 V | — |
| Type d'interface | Serial configuration (DCLK/DATA0) | — |
| Programmability | In-system programmable via IEEE 1532 / JTAG | In-system programmable via JTAG |
| Supported FPGAs | APEX II, APEX 20K, Mercury, Stratix, Cyclone, ACEX 1K | — |
| Configuration Mode | Single + Cascade (multi-PROM daisy chain) | — |
| Compression Support | Yes (FPGA decompresses bitstream) | — |
| Température de fonctionnement | -40C to +85C (industrial) | — |
| Boîtier | 20-PLCC (PLCC-20) | PLCC-20 |
| Type de montage | Surface Mount / Socket | Surface Mount / Socketed |
| JTAG Support | Yes (IEEE Std 1149.1 boundary scan) | Yes (IEEE 1149.1 boundary-scan) |
| Nombre de broches | 20 | — |
| Statut RoHS | [DATA_NEEDED: RoHS status] | [DATA_NEEDED: RoHS status] |
| Lead-Free | [DATA_NEEDED: lead-free status] | [DATA_NEEDED: lead-free status] |
| Niveau MSL | [DATA_NEEDED: MSL level] | — |
| Type de mémoire | — | Configuration PROM (non-volatile) |
| Target Device | — | SRAM-based LUT FPGAs (Cyclone, Stratix, APEX families) |
| Core Supply Voltage | — | 3.3 V |
| I/O Tolerance | — | 5 V tolerant |
| Configuration Modes | — | Serial (1-bit), Parallel (8-bit FPP), JTAG |
| Cascade Support | — | Yes (multi-PROM chains for larger FPGAs) |
| Configuration Clock Range | — | 10 MHz to 40 MHz |
| Bitstream Compression Support | — | Yes (Cyclone/Stratix compressed bitstreams) |
| Plage de température de fonctionnement | — | [DATA_NEEDED: operating temperature range] |