EPM5192JC-2 vs EPM5192JC68 Comparaison

Comparaison détaillée côte à côte de EPM5192JC-2 par Altera et EPM5192JC68 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM5192JC-2 EPM5192JC68
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete NRND
Statut du stock In Stock In Stock
Prix unitaire (USD) $22,50 $15,85
Device Family MAX 5000 MAX 5000
Product Type UV-erasable Programmable Logic Device (PLD) EPLD (Erasable Programmable Logic Device)
Macrocells 192 —
Logic Array Blocks (LABs) 12 —
Interconnect Programmable Interconnect Array (PIA) —
User I/O Pins 64 76
Dedicated Inputs 7 12
External Clock Inputs 1 —
Propagation Delay (tPD) 45 ns —
Fréquence d'horloge maximale 40 MHz —
Process Technology CMOS —
Boîtier 84-pin CQCC (Ceramic Quad Flat Pack, J-lead, windowed) —
Type de montage Surface Mount Surface Mount (PLCC socket compatible)
Number of Terminals 84 —
Programming Method UV-erase / EPROM —
Plage de température de fonctionnement [DATA_NEEDED: operating temperature range] —
Statut RoHS [DATA_NEEDED: RoHS compliance] [DATA_NEEDED: RoHS compliance]
Logic Elements / Macrocells — 192 macrocells
Nombre de broches — 68
Package Type — PLCC-68 (J-Lead)
Température de fonctionnement — 0C to 70C (commercial, JC suffix)
Tension d'alimentation — [DATA_NEEDED: VCC]
Pin-to-Pin Delay (tPD) — [DATA_NEEDED: tPD]
Maximum Frequency (fMAX) — [DATA_NEEDED: fMAX]
Configuration Memory — UV-Erasable EPROM
Programmable Interconnect — Programmable Logic Array + Macrocells
Clock Pins — 4 dedicated
Programming Tool — MAX+PLUS II (legacy)

Fiches techniques et ressources

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