EPM9320GC280-20 vs EPM9320RC208-20 Comparaison

Comparaison détaillée côte à côte de EPM9320GC280-20 par Altera et EPM9320RC208-20 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM9320GC280-20 EPM9320RC208-20
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $67,00 $21,90
Family MAX 9000 MAX 9000
Device Type CPLD (Complex Programmable Logic Device) CPLD (Complex Programmable Logic Device)
Macrocells 320 320
Usable Gates 6000 (approx.) 6,000
Logic Array Blocks (LABs) 20 (16 macrocells each, typical for MAX 9000) 20
Maximum Operating Frequency 100 MHz (internal counter) —
Propagation Delay (tpd) 23 ns (approx., -20 speed grade) —
Supply Voltage (VCC) 4.75 V to 5.25 V (5 V nominal) —
Technology CMOS EEPROM —
In-System Programmability Yes (5.0-V ISP via JTAG) —
JTAG Support IEEE Std. 1149.1 compliant —
Boîtier 280-pin Ceramic Pin Grid Array (CPGA) 208-RQFP, exposed pad (208-BFQFP)
Température de fonctionnement [DATA_NEEDED: operating temperature grade] 0 °C to 70 °C (commercial)
Type de montage Through-Hole (PGA socket) Surface Mount
Statut RoHS unknown —
Configuration Memory EEPROM (non-volatile, instant-on) —
Maximum I/O Pins — 132
Propagation Delay (tPD max) — 20 ns
Supply Voltage (VCCINT) — 4.75 V to 5.25 V
Programming Technology — EEPROM, in-system programmable (ISP)
Boundary-Scan Interface — IEEE Std. 1149.1 (JTAG)
Architecture — Multiple Array Matrix (MAX), 3rd generation
Process Technology — CMOS, 5.0 V EEPROM
Reprogrammability — Yes, unlimited ISP cycles

Fiches techniques et ressources

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