EPM9320LC84-20 vs EPM9320LI84-20N Comparaison
Comparaison détaillée côte à côte de EPM9320LC84-20 par Altera et EPM9320LI84-20N par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EPM9320LC84-20 | EPM9320LI84-20N |
|---|---|---|
| Marque | Altera | Altera |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | Obsolete |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $9,75 | $9,75 |
| Family | MAX 9000 | MAX 9000 |
| Device Type | CPLD - Complex Programmable Logic Device | CPLD (Complex Programmable Logic Device) |
| Macrocells | 320 | 320 |
| User I/Os | 60 | — |
| Logic Family | CMOS (EEPROM-based) | CMOS, EEPROM-based |
| Boîtier | PLCC-84 (Plastic Leaded Chip Carrier) | PLCC-84 (Plastic Leaded Chip Carrier, J-lead) |
| Pins | 84 | — |
| Propagation Delay (tPD) | 16 ns | 20 ns (speed grade -20) |
| Internal Counter Frequency | 118 MHz | — |
| Tension d'alimentation | 5.0 V | 5.0 V |
| Température de fonctionnement | 0 C to 70 C | 0 C to +70 C (commercial) |
| In-System Programmability | Yes (IEEE 1149.1 JTAG) | — |
| Dedicated Inputs | 4 (global clock / clear / OE) | — |
| Architecture | Multiple Array MatriX (MAX), 3rd generation | Multiple Array MatriX (MAX) - third generation |
| PCI Compliance | PCI Local Bus Specification Rev. 2.2 | — |
| Statut RoHS | [DATA_NEEDED: RoHS status] | [DATA_NEEDED: RoHS compliance status] |
| Usable Gates | — | 6,000 to 12,000 |
| User I/O Pins | — | 60 |
| Total Pins | — | 84 |
| Pin-to-Pin Delay | — | 16 ns (per DigChip spec block) |
| Maximum Counter Frequency | — | 118 MHz |
| Programming Interface | — | IEEE 1149.1 JTAG, in-system programmable |
| Process Technology | — | Advanced CMOS EEPROM |