EPM9320RC208-10 vs EPM9320RC208-15 Comparaison

Comparaison détaillée côte à côte de EPM9320RC208-10 par Altera et EPM9320RC208-15 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM9320RC208-10 EPM9320RC208-15
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie NRND Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $26,40 $0,00
Family MAX 9000 —
Device Type CPLD (Complex Programmable Logic Device) —
Usable Gates 6,000 6,000
Macrocells 320 —
Logic Array Blocks (LABs) [DATA_NEEDED: LAB count] —
Boîtier 208-pin RQFP (RC) 208-pin RQFP (Power QFP)
Température de fonctionnement Commercial (0C to +70C) - 'C' suffix [DATA_NEEDED: operating temperature range]
Tension d'alimentation 5 V 5.0 V
Speed Grade -10 —
Programming Interface JTAG (ByteBlaster/BitBlaster) —
Non-volatile Configuration Yes (EPROM/EEPROM based) —
Design Tool Support MAX+PLUS II, Quartus (legacy) —
Statut RoHS ROHS3 Compliant (per fpgalink listing) [DATA_NEEDED: RoHS status]
Niveau de sensibilité à l'humidité (MSL) 3 (168 Hours) —
Lead Time 1-7 days (per fpgalink listing) —
Device Family — MAX 9000
Macro Cells — 320
Pin-to-Pin Propagation Delay — 15 ns (speed grade -15)
Fréquence d'horloge maximale — 117.6 MHz
Configuration Technology — EEPROM-based (non-volatile)
In-System Programmability — Yes (ISP via JTAG)
JTAG Interface — IEEE Std. 1149.1
Package Type — 208-BFQFP Exposed Pad
Type de montage — Surface Mount
Number of I/O Pins — [DATA_NEEDED: user I/O count]
Logic Array Blocks — [DATA_NEEDED: LAB count]
Statut du cycle de vie — Obsolete (PDN0706, 2007)

Fiches techniques et ressources

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