EPM9320RC208-15 vs EPM9320RC208-15N Comparaison
Comparaison détaillée côte à côte de EPM9320RC208-15 par Altera et EPM9320RC208-15N par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EPM9320RC208-15 | EPM9320RC208-15N |
|---|---|---|
| Marque | Altera | Intel |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | NRND |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $0,00 | $0,00 |
| Device Family | MAX 9000 | — |
| Macro Cells | 320 | 320 |
| Usable Gates | 6,000 | 6,000 |
| Pin-to-Pin Propagation Delay | 15 ns (speed grade -15) | — |
| Fréquence d'horloge maximale | 117.6 MHz | 117.6 MHz |
| Tension d'alimentation | 5.0 V | 5.0 V |
| Configuration Technology | EEPROM-based (non-volatile) | CMOS EEPROM (non-volatile) |
| In-System Programmability | Yes (ISP via JTAG) | Yes, via IEEE Std. 1149.1 JTAG |
| JTAG Interface | IEEE Std. 1149.1 | — |
| Boîtier | 208-pin RQFP (Power QFP) | 208-pin RQFP (PowerQuad Flat Pack) |
| Package Type | 208-BFQFP Exposed Pad | — |
| Type de montage | Surface Mount | Surface Mount |
| Température de fonctionnement | [DATA_NEEDED: operating temperature range] | — |
| Number of I/O Pins | [DATA_NEEDED: user I/O count] | — |
| Logic Array Blocks | [DATA_NEEDED: LAB count] | — |
| Statut RoHS | [DATA_NEEDED: RoHS status] | [DATA_NEEDED: RoHS status] |
| Statut du cycle de vie | Obsolete (PDN0706, 2007) | — |
| Family | — | MAX 9000 |
| Device Type | — | CPLD (Complex Programmable Logic Device) |
| Flip-Flops | — | 484 |
| Configurable I/O Lines | — | 128 |
| Propagation Delay (tPD) | — | 15 ns |
| I/O Voltage Compatibility | — | 3.3 V or 5 V |
| Terminal Pitch | — | 0.5 mm |
| Plage de température de fonctionnement | — | 0C to +70C (commercial) |
| Packaging | — | Tray |