EPC2LS20U vs EPC2L20U 비교
다음의 상세 나란히 비교: EPC2LS20U 제조: Altera 및 EPC2L20U 제조: Altera. 주요 사양, 전기적 파라미터, 패키징, 수명 주기 상태, 가격 및 재고를 비교하여 설계 요구 사항에 가장 적합한 부품을 결정하십시오.
사양 비교
| 파라미터 | EPC2LS20U | EPC2L20U |
|---|---|---|
| 브랜드 | Altera | Altera |
| 카테고리 | Memory ICs | FPGA & CPLD |
| 수명 주기 상태 | Obsolete | 최종 구매 |
| 재고 상태 | In Stock | In Stock |
| 단가 (USD) | $4.25 | $10.55 |
| Product Type | In-System Programmable Configuration PROM | — |
| Memory Density | 1.6 Mbit | — |
| Operating Voltage (VCC) | 3.3 V | — |
| 인터페이스 | Altera serial configuration / JTAG | — |
| Programming Method | In-System Programmable (ISP) via JTAG | — |
| 패키지 | 20-PLCC (J-lead, 9x9 mm) | 20-PLCC (PLCC-20) |
| Lead-Free / RoHS | Yes (per "U" suffix) | — |
| 동작 온도 | [DATA_NEEDED: Operating Temperature] | -40C to +85C (industrial) |
| Supported FPGA Families | Cyclone I/II, Stratix/II, APEX-II, ACEX-1K, FLEX-10K, FLEX-6000, MAX-7000 | — |
| Configuration Modes | PS (Passive Serial), AS, FPP | — |
| JTAG Support | Yes (IEEE 1149.1 boundary scan) | Yes (IEEE Std 1149.1 boundary scan) |
| Done Pin | Yes (open-drain programmable polarity) | — |
| nSTATUS Pin | Yes (open-drain error flag) | — |
| nCONFIG Pin | Yes (reset/reconfiguration input) | — |
| DCLK Output | Yes (configuration clock to FPGA) | — |
| MSL 레벨 | [DATA_NEEDED: MSL Level] | [DATA_NEEDED: MSL level] |
| Compliance | RoHS (Pb-free per U suffix) | — |
| 메모리 크기 | — | 1.6 Mbit |
| Supply Voltage (VCC) | — | 3.0 V to 3.6 V |
| 인터페이스 유형 | — | Serial configuration (DCLK/DATA0) |
| Programmability | — | In-system programmable via IEEE 1532 / JTAG |
| Supported FPGAs | — | APEX II, APEX 20K, Mercury, Stratix, Cyclone, ACEX 1K |
| Configuration Mode | — | Single + Cascade (multi-PROM daisy chain) |
| Compression Support | — | Yes (FPGA decompresses bitstream) |
| 실장 유형 | — | Surface Mount / Socket |
| 핀 수 | — | 20 |
| RoHS 상태 | — | [DATA_NEEDED: RoHS status] |
| Lead-Free | — | [DATA_NEEDED: lead-free status] |