EP1810JC-45 vs EP1810JC-35 Comparação

Comparação detalhada lado a lado de EP1810JC-45 por Altera e EP1810JC-35 por Intel. Compare especificações principais, parâmetros elétricos, encapsulamento, status do ciclo de vida, preços e disponibilidade para determinar o melhor componente para os requisitos do seu projeto.

Comparação de especificações

Parâmetro EP1810JC-45 EP1810JC-35
Marca Altera Intel
Categoria FPGA & CPLD FPGA & CPLD
Status do ciclo de vida NRND Obsolete
Status do estoque In Stock In Stock
Preço unitário (USD) $21,10 $5,48
Product Type Classic EPLD (Erasable Programmable Logic Device) —
Family EP1810 (Classic EPLD Family) —
Macrocells 48 —
Equivalent Gates 2100 gates —
Dedicated Inputs 12 —
I/O Pins 48 —
Total User I/O 60 —
Propagation Delay (tpd) 45 ns 35 ns (max)
Frequência máxima de clock 33.3 MHz [DATA_NEEDED: fmax for this speed grade]
Technology CMOS, UV-erasable —
Maximum Supply Voltage 5.25 V 5.25 V (per distributor listing)
Encapsulamento PLCC-68 (QCCJ, J-Lead, windowed ceramic) —
Contagem de pinos 68 —
Package Code QCCJ —
Temperature Grade Commercial Commercial
Tipo de montagem Surface Mount Surface Mount (J-Lead)
Status RoHS [DATA_NEEDED: RoHS compliance not stated in verified data] Compliant (per Altera listing)
Device Family — Classic EPLD (EP1810)
Device Type — UV-Erasable Complex PLD (UV PLD / CPLD)
Number of Macrocells — 48
Process Technology — CMOS
Supply Voltage (Vcc) — 5 V (nominal)
Package Type — CQCC-68 (Ceramic J-Lead Chip Carrier, QCCJ)
Number of Terminals — 68
Terminal Form — J-Bend
Faixa de temperatura de operação — 0°C to 70°C (Commercial)
Erasure Method — UV (quartz-windowed ceramic package)
Lead-Free Status — Lead-free (per distributor listing)
Logic Architecture — Programmable AND/OR array with macrocell outputs

Fichas técnicas e recursos

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