EPM9320RC208-20N vs EPM9320RI208-20N Comparação

Comparação detalhada lado a lado de EPM9320RC208-20N por Altera e EPM9320RI208-20N por Altera. Compare especificações principais, parâmetros elétricos, encapsulamento, status do ciclo de vida, preços e disponibilidade para determinar o melhor componente para os requisitos do seu projeto.

Comparação de especificações

Parâmetro EPM9320RC208-20N EPM9320RI208-20N
Marca Altera Altera
Categoria FPGA & CPLD FPGA & CPLD
Status do ciclo de vida Obsolete NRND
Status do estoque In Stock In Stock
Preço unitário (USD) $0,00 $0,00
Device Family MAX 9000 MAX 9000 (EPM9320)
Logic Type Complex Programmable Logic Device (CPLD) EEPROM-based Complex Programmable Logic Device (CPLD)
Usable Gates 6,000 —
Macro Cells 320 —
Logic Array Blocks 20 —
Maximum Pin-to-Pin Delay (tPD) 20 ns —
Maximum Operating Frequency 100 MHz —
Tensão de alimentação 5.0 V —
Configuration Memory EEPROM (non-volatile) EEPROM (non-volatile)
In-System Programmability Yes, via IEEE Std. 1149.1 JTAG Yes, 5.0 V ISP via JTAG
User I/O Pins 168 —
Encapsulamento 208-pin RQFP (PowerQuad II) 208-pin PQFP (Plastic Quad Flat Pack)
Tipo de montagem Surface Mount Surface Mount
Temperatura de operação [DATA_NEEDED: operating temperature range] —
Status RoHS [DATA_NEEDED: RoHS status] [DATA_NEEDED: RoHS status]
Lead Finish [DATA_NEEDED: lead finish] —
Nível MSL [DATA_NEEDED: MSL level] —
Macrocells — 320
Flip-Flops — 484
Propagation Delay (tPD) — 20 ns
Supply Voltage (VCC) — 5.0 V
I/O Voltage Tolerance — 3.3 V or 5 V configurable
Package Lead Pitch — 0.500 mm
Number of Terminals — 208
Faixa de temperatura de operação — -40C to +85C (Industrial)
JTAG Interface — IEEE Std. 1149.1 compliant
Dedicated Input Pins — 4 (low-skew global distribution)
Minimum DC Input on I/O Pins — -0.5 V
Minimum DC Input on Dedicated Inputs — -0.3 V
Input Undershoot/ Overshoot — -2.0 V / 7.0 V for <20 ns (no-load)

Fichas técnicas e recursos

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