EP1810LC-25 vs EP1810JI-35 موازنہ
تفصیلی ساتھ ساتھ موازنہ از EP1810LC-25 بذریعہ Altera اور EP1810JI-35 بذریعہ Intel. اہم خصوصیات، برقی پیرامیٹرز، پیکیجنگ، لائف سائیکل اسٹیٹس، قیمتوں اور دستیابی کا موازنہ کریں تاکہ آپ کی ڈیزائن ضروریات کے لیے بہترین کمپوننٹ کا تعین ہو سکے۔
خصوصیات کا موازنہ
| پیرامیٹر | EP1810LC-25 | EP1810JI-35 |
|---|---|---|
| برانڈ | Altera | Intel |
| زمرہ | FPGA & CPLD | FPGA & CPLD |
| لائف سائیکل کی حالت | Obsolete | Obsolete |
| Product Family | Altera Classic EPLD | — |
| Part Number | EP1810LC-25 | — |
| Macrocells | 48 | 48 |
| Propagation Delay (tPD) | 25 ns | — |
| Dedicated Inputs | 12 | 48 |
| I/O Pins | 48 | — |
| External Clock Inputs | 4 | — |
| Supply Voltage (VCC) | 5 V (TTL-compatible) | — |
| Operating Mode | Turbo-only (no slow-power mode) | — |
| پیکیج | 68-pin JLCC (J-leaded ceramic chip carrier) | 28-pin JLCC (J-leaded ceramic, windowed) |
| Package Code | LC = 68-pin JLCC | — |
| ماؤنٹنگ ٹائپ | Surface Mount | Through-Hole (J-lead) |
| Technology | CMOS EPLD (erasable programmable logic device) | — |
| Programmable Interconnect | Global + Local buses | — |
| Programming Method | Altera Classic programmer + MAX+PLUS II legacy flow | — |
| لائف سائیکل کی حالت | Obsolete (legacy Altera Classic family) | — |
| RoHS اسٹیٹس | [DATA_NEEDED: RoHS compliance not confirmed in legacy datasheet] | [DATA_NEEDED: RoHS compliance for ceramic windowed JLCC] |
| آپریٹنگ درجہ حرارت | [DATA_NEEDED: temperature grade for LC package] | -40C to +85C (Industrial) |
| Device Family | — | Classic EPLD |
| Logic Array Blocks | — | 8 LABs of 16 macrocells |
| Pin-to-Pin Propagation Delay (tPD) | — | 35 ns |
| Speed Grade | — | -35 |
| Process Technology | — | CMOS EPROM (UV-erasable) |
| سپلائی وولٹیج | — | 5 V (typical classic EPLD) |
| Programmability | — | UV-erase, windowed for lab reprogram |
| MSL لیول | — | [DATA_NEEDED: MSL rating] |
| Programming Interface | — | JEDEC fuse file via legacy programmer |