EP1810LC-30 vs EP1810LC-20T So sánh
So sánh chi tiết song song của EP1810LC-30 bằng Altera và EP1810LC-20T bằng Intel. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP1810LC-30 | EP1810LC-20T |
|---|---|---|
| Thương hiệu | Altera | Intel |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | Obsolete |
| Product Type | Classic EPLD (Erasable Programmable Logic Device) | CPLD (Complex Programmable Logic Device) |
| Family | Altera Classic EPLD | Altera Classic EPLD |
| Macrocells | 48 | 48 |
| Flip-Flops | 48 (one per macrocell) | — |
| Speed Grade (tPD) | 30 ns | — |
| Điện áp cung cấp | 5 V (typical) | — |
| Technology | CMOS, low-power (LC) | — |
| Hộp | JLCC-68 (68-pin J-Lead ceramic chip carrier) | — |
| Programming | Device programmer or JTAG | — |
| Nhiệt độ hoạt động | [DATA_NEEDED: temperature grade] | 0C to +70C (commercial) |
| Standby Current | [DATA_NEEDED: ICC standby] | — |
| Số lượng chân | 68 | — |
| Number of I/O Pins | [DATA_NEEDED: I/O count] | — |
| Logic Blocks | 48 macrocells | — |
| Trạng thái RoHS | unknown (legacy ceramic package) | Non-compliant (legacy 5V PLCC) |
| Usable Gates | — | 900 gates |
| Logic Array Blocks (LABs) | — | 4 x 12 macrocells |
| Maximum Toggle Frequency | — | 50 MHz |
| Pin-to-Pin Logic Delay (tPD) | — | 20 ns |
| Supply Voltage (VCC) | — | 5 V |
| Package Type | — | PLCC-68 (J-lead) |
| Kiểu lắp đặt | — | Surface Mount (socket-compatible) |
| Configuration Memory | — | On-chip EEPROM (non-volatile) |
| Programming Interface | — | JTAG (IEEE 1149.1) and Altera Master/Slave serial |
| Shipping Format | — | Tape & Reel ("T" suffix) |