EP1810LI-35 vs EP1810JI-35 So sánh
So sánh chi tiết song song của EP1810LI-35 bằng Altera và EP1810JI-35 bằng Intel. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP1810LI-35 | EP1810JI-35 |
|---|---|---|
| Thương hiệu | Altera | Intel |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | Obsolete |
| Manufacturer | Rochester Electronics, LLC (original Altera design) | — |
| Part Family | Altera Classic EPLD | — |
| Device Type | Erasable Programmable Logic Device (EPLD) | — |
| Macrocells | 48 | 48 |
| Propagation Delay (tPD) | 35 ns | — |
| Speed Grade | 35 (slowest in EP1810L family) | -35 |
| Hộp | 68-pin PLCC (J-Lead, plastic) | 28-pin JLCC (J-leaded ceramic, windowed) |
| Pin/Package Code | PLCC-68 / PQCC68 | — |
| Technology | CMOS, UV-erasable EPROM configuration cell | — |
| Điện áp cung cấp | 5 V (TTL-compatible I/O) | 5 V (typical classic EPLD) |
| Nhiệt độ hoạt động | -40 C to +85 C (industrial, 'I' suffix) | -40C to +85C (Industrial) |
| Kiểu lắp đặt | Surface Mount (PLCC socket compatible) | Through-Hole (J-lead) |
| JTAG Boundary Scan | IEEE 1149.1 compliant | — |
| Logic Elements | Logic Array Blocks (LABs) connected via Programmable Interconnect Array (PIA) | — |
| Trạng thái RoHS | [DATA_NEEDED: RoHS compliance status] | [DATA_NEEDED: RoHS compliance for ceramic windowed JLCC] |
| Lead-Free | [DATA_NEEDED: lead-free status] | — |
| Cấp MSL | [DATA_NEEDED: MSL rating] | [DATA_NEEDED: MSL rating] |
| Device Family | — | Classic EPLD |
| Logic Array Blocks | — | 8 LABs of 16 macrocells |
| Dedicated Inputs | — | 48 |
| Pin-to-Pin Propagation Delay (tPD) | — | 35 ns |
| Process Technology | — | CMOS EPROM (UV-erasable) |
| Programmability | — | UV-erase, windowed for lab reprogram |
| Programming Interface | — | JEDEC fuse file via legacy programmer |