EP910DC-30 vs EP910DC-40 So sánh
So sánh chi tiết song song của EP910DC-30 bằng Intel và EP910DC-40 bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP910DC-30 | EP910DC-40 |
|---|---|---|
| Thương hiệu | Intel | Altera |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | Obsolete |
| Family | Classic EPLD (EP910 series) | — |
| Architecture | PAL-type AND-OR sum-of-products, CMOS | PAL-type AND/OR, UV-erasable CMOS |
| Gate Count | 900 usable gates | — |
| Macrocells | 24 | 24 |
| Propagation Delay (tPD) | 30 ns (max) | — |
| Clock Frequency (fCNT) | 33.3 MHz | — |
| Dedicated Inputs | 36 | 12 |
| Outputs (Macrocells) | 24 | — |
| External Clock Pins | 2 (CLK1, CLK2) | — |
| Điện áp cung cấp | 5 V | 5 V (typical for Classic EPLD family) |
| Process Technology | CMOS | — |
| Programming Method | UV-Erasable / OTP | UV-erase + EPROM programmer; on-board logic test circuitry |
| Hộp | DIP-40 (through-hole, 600 mil) | DIP-40 (ceramic, through-hole) |
| Nhiệt độ hoạt động | 0C to +70C (commercial) | — |
| Kiểu lắp đặt | Through-Hole | Through-Hole |
| Device Family | — | Classic EPLD (EP910 series) |
| Bidirectional I/O Pins | — | 24 |
| Total Inputs to Logic Array | — | 36 |
| Product Terms | — | 240 maximum |
| Maximum Propagation Delay (tPD) | — | 40 ns |
| Maximum Operating Frequency (fMAX) | — | 25 MHz |
| Global Clocks | — | 2 |
| Operating Temperature (Commercial) | — | 0 °C to 70 °C |
| Trạng thái RoHS | — | [DATA_NEEDED: rohs_status] |