EPM5192GM vs EPM5192JC-ES So sánh

So sánh chi tiết song song của EPM5192GM bằng Altera và EPM5192JC-ES bằng Intel. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.

So sánh thông số kỹ thuật

Tham số EPM5192GM EPM5192JC-ES
Thương hiệu Altera Intel
Danh mục FPGA & CPLD FPGA & CPLD
Trạng thái vòng đời Obsolete Obsolete
Product Family MAX 5000 —
Device Type UV Erasable Programmable Logic Device (PLD) CPLD (EPLD)
Technology CMOS CMOS
Number of Macrocells 192 —
Usable Gates 3,750 —
Pin-to-Pin Delay (tPD) 15 ns (fastest speed grade); 55 ns (this part) —
Counter Frequency (fCNT) up to 76.9 MHz —
Propagation Delay (tPD, this part) 55 ns —
Hộp CPGA-84 (Ceramic Pin Grid Array, 84 pins, windowed) 84-pin PLCC (J-lead, CQCC, JEDEC S-CQCC-J84)
Kiểu lắp đặt Through-Hole (PGA) Surface Mount
Erasure Method UV (windowed ceramic package) —
Điện áp cung cấp [DATA_NEEDED: typical VCC range] [DATA_NEEDED: VCC nominal]
Maximum User I/O [DATA_NEEDED: exact I/O count for CPGA-84] —
Nhiệt độ hoạt động [DATA_NEEDED: commercial/industrial/military grade] [DATA_NEEDED: operating temperature range for ES grade]
Trạng thái RoHS Non-compliant (contains lead in ceramic PGA) [DATA_NEEDED: RoHS compliance]
Process Node [DATA_NEEDED: CMOS process geometry] —
Programming Interface JTAG-compatible (per MAX 5000 family) —
Device Family — MAX 5000
Macrocells — 192
Logic Array Blocks (LABs) — 12
Interconnect — Programmable Interconnect Array (PIA)
Configuration Memory — EPROM (UV-erasable, one-time programmable for JC-ES)
Programming — Altera MAX+PLUS II or compatible programmer
User I/O Pins — [DATA_NEEDED: user I/O count for JC-ES in PLCC-84]
Lead-Free — [DATA_NEEDED: lead-free status]
Cấp MSL — [DATA_NEEDED: MSL rating]
Note — Datasheet source: Altera MAX 5000 family document, 52 pages

Hồ sơ kỹ thuật & Tài nguyên

Xem tất cả sản phẩm Tạo BOM Yêu cầu báo giá