EPM7128STC100-15N vs EPM7128STC100-6N So sánh

So sánh chi tiết song song của EPM7128STC100-15N bằng Intel và EPM7128STC100-6N bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.

So sánh thông số kỹ thuật

Tham số EPM7128STC100-15N EPM7128STC100-6N
Thương hiệu Intel Altera
Danh mục FPGA & CPLD FPGA & CPLD
Trạng thái vòng đời Obsolete Obsolete
Product Type CPLD (Complex Programmable Logic Device) —
Family MAX 7000S MAX 7000S
Usable Gates 2,500 2,500
Macro Cells 128 128
Logic Array Blocks (LABs) 8 (16 macro cells each) —
Maximum User I/O 84 —
Pin-to-Pin Logic Delay (tPD) 15 ns (-15 speed grade) —
Maximum Internal Frequency 76.9 MHz 147.1 MHz
Supply Voltage (VCC) 5 V (4.75 V to 5.25 V) —
Supply Voltage (VCCIO) 3.3 V or 5 V (per bank) 5 V
Technology CMOS EEPROM, in-system programmable —
Hộp 100-pin TQFP —
Nhiệt độ hoạt động 0C to +70C (commercial) 0C to +70C (Commercial)
JTAG (IEEE 1149.1) Yes - in-system programming —
Output Options Totem-pole or open-drain (per pin) —
Dedicated Inputs 4 global inputs —
Trạng thái RoHS Non-RoHS (legacy SnPb finish typical) Non-Compliant (lead-bearing package)
Trạng thái vòng đời Obsolete (PDN effective 2017-06-01) —
User I/Os — 84
Logic Family — CMOS
Số lượng chân — 100
Package Type — TQFP-100
Internal Counter Frequency — 250 MHz
Propagation Delay (tPD) — 6 ns
Pin-to-Pin Delay — 4.5 ns
Process Technology — CMOS EEPROM
Programmability — In-System Programmable (ISP) via JTAG
JTAG Support — IEEE 1149.1 Boundary Scan
Kiểu lắp đặt — Surface Mount

Hồ sơ kỹ thuật & Tài nguyên

Xem tất cả sản phẩm Tạo BOM Yêu cầu báo giá