EPM7128STC100-6N vs EPM7128STC100-15N So sánh

So sánh chi tiết song song của EPM7128STC100-6N bằng Altera và EPM7128STC100-15N bằng Intel. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.

So sánh thông số kỹ thuật

Tham số EPM7128STC100-6N EPM7128STC100-15N
Thương hiệu Altera Intel
Danh mục FPGA & CPLD FPGA & CPLD
Trạng thái vòng đời Obsolete Obsolete
Family MAX 7000S MAX 7000S
Usable Gates 2,500 2,500
Macro Cells 128 128
User I/Os 84 —
Logic Family CMOS —
Số lượng chân 100 —
Package Type TQFP-100 —
Maximum Internal Frequency 147.1 MHz 76.9 MHz
Internal Counter Frequency 250 MHz —
Propagation Delay (tPD) 6 ns —
Pin-to-Pin Delay 4.5 ns —
Supply Voltage (VCCIO) 5 V 3.3 V or 5 V (per bank)
Process Technology CMOS EEPROM —
Programmability In-System Programmable (ISP) via JTAG —
JTAG Support IEEE 1149.1 Boundary Scan —
Nhiệt độ hoạt động 0C to +70C (Commercial) 0C to +70C (commercial)
Kiểu lắp đặt Surface Mount —
Trạng thái RoHS Non-Compliant (lead-bearing package) Non-RoHS (legacy SnPb finish typical)
Product Type — CPLD (Complex Programmable Logic Device)
Logic Array Blocks (LABs) — 8 (16 macro cells each)
Maximum User I/O — 84
Pin-to-Pin Logic Delay (tPD) — 15 ns (-15 speed grade)
Supply Voltage (VCC) — 5 V (4.75 V to 5.25 V)
Technology — CMOS EEPROM, in-system programmable
Hộp — 100-pin TQFP
JTAG (IEEE 1149.1) — Yes - in-system programming
Output Options — Totem-pole or open-drain (per pin)
Dedicated Inputs — 4 global inputs
Trạng thái vòng đời — Obsolete (PDN effective 2017-06-01)

Hồ sơ kỹ thuật & Tài nguyên

Xem tất cả sản phẩm Tạo BOM Yêu cầu báo giá