EPM7256SQC208-7N vs EPM7256SQC208-15N So sánh
So sánh chi tiết song song của EPM7256SQC208-7N bằng Altera và EPM7256SQC208-15N bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EPM7256SQC208-7N | EPM7256SQC208-15N |
|---|---|---|
| Thương hiệu | Altera | Altera |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | Obsolete |
| Family | MAX 7000S | — |
| Device Type | CPLD (Complex Programmable Logic Device) | — |
| Macrocells | 256 | 256 |
| Usable Gates | 5,000 | — |
| Logic Array Blocks (LABs) | 16 | — |
| User I/O Pins | 164 | 164 |
| Speed Grade | -7 (7.5 ns pin-to-pin) | -15 |
| Maximum Frequency | 128.2 MHz | — |
| Supply Voltage (VCC) | 5 V | — |
| Technology | CMOS EEPROM | — |
| Configuration Memory | Non-volatile EEPROM (no external config needed) | EEPROM (non-volatile) |
| Hộp | 208-pin PQFP (Plastic Quad Flat Pack) | 208-pin PQFP |
| Kiểu lắp đặt | Surface Mount | Surface Mount |
| Nhiệt độ hoạt động | Commercial (0C to +70C) | [DATA_NEEDED: operating temperature range] |
| JTAG Interface | IEEE 1149.1 boundary-scan (ISP capable) | IEEE 1149.1 boundary-scan |
| Minimum DC Input Voltage | -0.5 V | — |
| Input Undershoot Tolerance | -2.0 V for <100 mA, <20 ns | — |
| Trạng thái RoHS | Compliant (N suffix = lead-free) | Lead free / RoHS Compliant |
| Pin-to-Pin Delay (tPD) | 7.5 ns | — |
| Open-Drain Output | Optional per I/O pin | — |
| Series | — | MAX 7000S |
| Pin-to-Pin Delay | — | 15 ns (speed grade -15) |
| Điện áp cung cấp | — | 5 V |
| In-System Programmability | — | Yes (ISP) |
| Logic Array Blocks | — | 16 macrocells per LAB |
| Interconnect | — | Programmable Interconnect Array (PIA) |
| Product Category | — | CPLD - Complex Programmable Logic Devices |
| Manufacturer | — | Altera (Intel Programmable Solutions Group) |