EP1810LI-35 vs EP1810LI-25 তুলনা

. বিস্তৃত সাথে-সাথে তুলনা EP1810LI-35 নির্দিষ্ট Altera ও EP1810LI-25 নির্দিষ্ট Altera. প্রধান বিশেষত্ব, বৈদ্যুতিক প্রাকৃতিক, প্যাকেজিং, জীবনচক্র অবস্থা, মূল্যাঙ্কন, ও পরিসীমা কোন অপশনটির কেন্দ্রীয় নির্ধারণ করুন

বিশিষ্টতা তুলনা

পারামিটার EP1810LI-35 EP1810LI-25
ব্র্যান্ড Altera Altera
ক্যাটাগরি FPGA & CPLD FPGA & CPLD
লাইফসাইকেল স্ট্যাটাস Obsolete Obsolete
Manufacturer Rochester Electronics, LLC (original Altera design) —
Part Family Altera Classic EPLD —
Device Type Erasable Programmable Logic Device (EPLD) EPLD (Erasable Programmable Logic Device), UV-erasable / OTP
Macrocells 48 48
Propagation Delay (tPD) 35 ns 25 ns
Speed Grade 35 (slowest in EP1810L family) —
প্যাকেজ 68-pin PLCC (J-Lead, plastic) 68-pin PLCC (J68, J-Lead)
Pin/Package Code PLCC-68 / PQCC68 —
Technology CMOS, UV-erasable EPROM configuration cell —
সাপ্লাই ভোল্টেজ 5 V (TTL-compatible I/O) —
অপারেটিং তাপমাত্রা -40 C to +85 C (industrial, 'I' suffix) —
মাউন্টিং টাইপ Surface Mount (PLCC socket compatible) —
JTAG Boundary Scan IEEE 1149.1 compliant —
Logic Elements Logic Array Blocks (LABs) connected via Programmable Interconnect Array (PIA) —
RoHS স্ট্যাটাস [DATA_NEEDED: RoHS compliance status] unknown
Lead-Free [DATA_NEEDED: lead-free status] —
MSL লেভেল [DATA_NEEDED: MSL rating] —
Family — Altera Classic EPLD
Usable Gates — 900
Maximum Counter Frequency — 40 MHz
Supply Voltage (VCC) — 4.5 V to 5.5 V (nominal 5 V)
I/O Pins — 48
Dedicated Inputs — 12
Global Clock Inputs — 4
Interconnect — Programmable global and local buses
JESD-30 Package Code — S-PQCC-J68
Process Technology — CMOS
Operating Temperature (Industrial 'I' suffix) — -40 C to +85 C
Programming Mode — EPROM/UV-erasable (windowed) and OTP
Development Tool — Altera MAX+PLUS II
Lead-Free Status — unknown

ডেটাসফেইট ও সম্বল

সমস্ত পণ্যগুলি ব্রাউজ করুন BOM তৈরি করুন রিকোয়েস্ট কোয়ুট