EP1810LI-35 vs EP1810LI-25 موازنہ

تفصیلی ساتھ ساتھ موازنہ از EP1810LI-35 بذریعہ Altera اور EP1810LI-25 بذریعہ Altera. اہم خصوصیات، برقی پیرامیٹرز، پیکیجنگ، لائف سائیکل اسٹیٹس، قیمتوں اور دستیابی کا موازنہ کریں تاکہ آپ کی ڈیزائن ضروریات کے لیے بہترین کمپوننٹ کا تعین ہو سکے۔

خصوصیات کا موازنہ

پیرامیٹر EP1810LI-35 EP1810LI-25
برانڈ Altera Altera
زمرہ FPGA & CPLD FPGA & CPLD
لائف سائیکل کی حالت Obsolete Obsolete
Manufacturer Rochester Electronics, LLC (original Altera design) —
Part Family Altera Classic EPLD —
Device Type Erasable Programmable Logic Device (EPLD) EPLD (Erasable Programmable Logic Device), UV-erasable / OTP
Macrocells 48 48
Propagation Delay (tPD) 35 ns 25 ns
Speed Grade 35 (slowest in EP1810L family) —
پیکیج 68-pin PLCC (J-Lead, plastic) 68-pin PLCC (J68, J-Lead)
Pin/Package Code PLCC-68 / PQCC68 —
Technology CMOS, UV-erasable EPROM configuration cell —
سپلائی وولٹیج 5 V (TTL-compatible I/O) —
آپریٹنگ درجہ حرارت -40 C to +85 C (industrial, 'I' suffix) —
ماؤنٹنگ ٹائپ Surface Mount (PLCC socket compatible) —
JTAG Boundary Scan IEEE 1149.1 compliant —
Logic Elements Logic Array Blocks (LABs) connected via Programmable Interconnect Array (PIA) —
RoHS اسٹیٹس [DATA_NEEDED: RoHS compliance status] unknown
Lead-Free [DATA_NEEDED: lead-free status] —
MSL لیول [DATA_NEEDED: MSL rating] —
Family — Altera Classic EPLD
Usable Gates — 900
Maximum Counter Frequency — 40 MHz
Supply Voltage (VCC) — 4.5 V to 5.5 V (nominal 5 V)
I/O Pins — 48
Dedicated Inputs — 12
Global Clock Inputs — 4
Interconnect — Programmable global and local buses
JESD-30 Package Code — S-PQCC-J68
Process Technology — CMOS
Operating Temperature (Industrial 'I' suffix) — -40 C to +85 C
Programming Mode — EPROM/UV-erasable (windowed) and OTP
Development Tool — Altera MAX+PLUS II
Lead-Free Status — unknown

Datasheets اور وسائل

تمام مصنوعات براؤز کریں BOM بنائیں قیمت کی درخواست کریں