EP910DC-40 vs EP910DC-35 তুলনা
. বিস্তৃত সাথে-সাথে তুলনা EP910DC-40 নির্দিষ্ট Altera ও EP910DC-35 নির্দিষ্ট Altera. প্রধান বিশেষত্ব, বৈদ্যুতিক প্রাকৃতিক, প্যাকেজিং, জীবনচক্র অবস্থা, মূল্যাঙ্কন, ও পরিসীমা কোন অপশনটির কেন্দ্রীয় নির্ধারণ করুন
বিশিষ্টতা তুলনা
| পারামিটার | EP910DC-40 | EP910DC-35 |
|---|---|---|
| ব্র্যান্ড | Altera | Altera |
| ক্যাটাগরি | FPGA & CPLD | FPGA & CPLD |
| লাইফসাইকেল স্ট্যাটাস | Obsolete | Obsolete |
| Device Family | Classic EPLD (EP910 series) | — |
| Architecture | PAL-type AND/OR, UV-erasable CMOS | PAL-type sum-of-products AND-OR array |
| Macrocells | 24 | 24 |
| Dedicated Inputs | 12 | 12 |
| Bidirectional I/O Pins | 24 | — |
| Total Inputs to Logic Array | 36 | — |
| Product Terms | 240 maximum | 240 |
| Maximum Propagation Delay (tPD) | 40 ns | — |
| Maximum Operating Frequency (fMAX) | 25 MHz | — |
| Global Clocks | 2 | — |
| সাপ্লাই ভোল্টেজ | 5 V (typical for Classic EPLD family) | — |
| Operating Temperature (Commercial) | 0 °C to 70 °C | — |
| প্যাকেজ | DIP-40 (ceramic, through-hole) | 40-pin CDIP (Ceramic DIP) with quartz window |
| মাউন্টিং টাইপ | Through-Hole | — |
| RoHS স্ট্যাটাস | [DATA_NEEDED: rohs_status] | Non-compliant (ceramic DIP with Pb-bearing lead finish) |
| Programming Method | UV-erase + EPROM programmer; on-board logic test circuitry | JEDEC fuse map via device programmer; UV erase |
| Device Type | — | UV-Erasable CMOS PLD (PAL-type) |
| Family | — | Classic EPLD EP910 |
| Usable Gates | — | 900 gates |
| I/O Pins | — | 24 |
| Total Inputs | — | 36 |
| Propagation Delay (tpd) | — | 35 ns |
| সর্বোচ্চ ক্লক ফ্রিকোয়েন্সি | — | 37 MHz (typical, internal) |
| Supply Voltage (Vcc) | — | 4.75 V to 5.25 V (5 V nominal) |
| অপারেটিং তাপমাত্রা | — | 0 °C to +70 °C (commercial) |
| Lead Pitch | — | 2.540 mm |
| Termination Style | — | Through-Hole |
| Technology | — | CMOS, UV-erasable EPROM cell |
| Lifecycle | — | Obsolete / last-time-buy from authorized distributors |