EPM5016DC-20 vs EPM5032DC-2 তুলনা

. বিস্তৃত সাথে-সাথে তুলনা EPM5016DC-20 নির্দিষ্ট Altera ও EPM5032DC-2 নির্দিষ্ট Altera. প্রধান বিশেষত্ব, বৈদ্যুতিক প্রাকৃতিক, প্যাকেজিং, জীবনচক্র অবস্থা, মূল্যাঙ্কন, ও পরিসীমা কোন অপশনটির কেন্দ্রীয় নির্ধারণ করুন

বিশিষ্টতা তুলনা

পারামিটার EPM5016DC-20 EPM5032DC-2
ব্র্যান্ড Altera Altera
ক্যাটাগরি FPGA & CPLD FPGA & CPLD
লাইফসাইকেল স্ট্যাটাস Obsolete Obsolete
Family MAX 5000 —
Device Type EPLD (UV-Erasable Programmable Logic Device) —
Macrocells 16 32
Product Terms 160 —
Dedicated Inputs 7 —
I/O Pins 8 —
Propagation Delay (tPD) 20 ns —
সর্বোচ্চ ক্লক ফ্রিকোয়েন্সি 62.5 MHz —
Maximum Supply Voltage 5.25 V —
Nominal Supply Voltage 5.0 V —
Process Technology CMOS, UV-erasable —
Architecture PAL-type macrocell with Programmable Interconnect Array (PIA) —
Package Type 20-pin Ceramic DIP (Cerdip) with UV window —
Package Suffix Code DC = Ceramic DIP, Commercial —
Speed Grade -20 = 20 ns tPD -2 (tPD ~25 ns, commercial)
অপারেটিং তাপমাত্রা [DATA_NEEDED: operating temperature range] 0C to +70C (commercial grade)
Programming Method UV erase + EPROM-style programming via Altera programming hardware —
RoHS স্ট্যাটাস [DATA_NEEDED: RoHS compliance] [DATA_NEEDED: RoHS compliance - CDIP package typically pre-RoHS]
Product Type — CPLD (Complex Programmable Logic Device)
Series — MAX 5000
Usable Gates (typical) — 600
Logic Array Blocks (LABs) — 4
প্যাকেজ — 20-pin CDIP (Ceramic DIP)
Configuration Memory — EPROM (one-time programmable per generation; UV-erasable variants exist)
Supply Voltage (VCC) — 5 V (single supply, +/-5%)
Programmable Pins / I/O — 20 pins (JEDEC-standard 0.300" ceramic DIP)
Programming Interface — Altera ByteBlaster / parallel-port JTAG-style ISP
Interconnect — Programmable Interconnect Array (PIA) with deterministic timing
মাউন্টিং টাইপ — Through-Hole (DIP)
MSL লেভেল — Not applicable (through-hole hermetic ceramic)

ডেটাসফেইট ও সম্বল

সমস্ত পণ্যগুলি ব্রাউজ করুন BOM তৈরি করুন রিকোয়েস্ট কোয়ুট