EP1810JC-35 vs EP1810JC-45 Comparación

Comparación detallada lado a lado de EP1810JC-35 por Intel y EP1810JC-45 por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EP1810JC-35 EP1810JC-45
Marca Intel Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida Obsolete NRND
Estado del stock In Stock In Stock
Precio unitario (USD) $5,48 $21,10
Device Family Classic EPLD (EP1810) —
Device Type UV-Erasable Complex PLD (UV PLD / CPLD) —
Number of Macrocells 48 —
Propagation Delay (tpd) 35 ns (max) 45 ns
Frecuencia de reloj máxima [DATA_NEEDED: fmax for this speed grade] 33.3 MHz
Process Technology CMOS —
Supply Voltage (Vcc) 5 V (nominal) —
Maximum Supply Voltage 5.25 V (per distributor listing) 5.25 V
Package Type CQCC-68 (Ceramic J-Lead Chip Carrier, QCCJ) —
Number of Terminals 68 —
Terminal Form J-Bend —
Rango de temperatura de funcionamiento 0°C to 70°C (Commercial) —
Temperature Grade Commercial Commercial
Erasure Method UV (quartz-windowed ceramic package) —
Estado RoHS Compliant (per Altera listing) [DATA_NEEDED: RoHS compliance not stated in verified data]
Lead-Free Status Lead-free (per distributor listing) —
Tipo de montaje Surface Mount (J-Lead) Surface Mount
Logic Architecture Programmable AND/OR array with macrocell outputs —
Product Type — Classic EPLD (Erasable Programmable Logic Device)
Family — EP1810 (Classic EPLD Family)
Macrocells — 48
Equivalent Gates — 2100 gates
Dedicated Inputs — 12
I/O Pins — 48
Total User I/O — 60
Technology — CMOS, UV-erasable
Encapsulado — PLCC-68 (QCCJ, J-Lead, windowed ceramic)
Recuento de pines — 68
Package Code — QCCJ

Hojas de datos y recursos

Examinar todos los productos Crear BOM Solicitar cotización