EP1810JC-35 vs EP1810JC-45 Comparaison

Comparaison détaillée côte à côte de EP1810JC-35 par Intel et EP1810JC-45 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP1810JC-35 EP1810JC-45
Marque Intel Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete NRND
Statut du stock In Stock In Stock
Prix unitaire (USD) $5,48 $21,10
Device Family Classic EPLD (EP1810) —
Device Type UV-Erasable Complex PLD (UV PLD / CPLD) —
Number of Macrocells 48 —
Propagation Delay (tpd) 35 ns (max) 45 ns
Fréquence d'horloge maximale [DATA_NEEDED: fmax for this speed grade] 33.3 MHz
Process Technology CMOS —
Supply Voltage (Vcc) 5 V (nominal) —
Maximum Supply Voltage 5.25 V (per distributor listing) 5.25 V
Package Type CQCC-68 (Ceramic J-Lead Chip Carrier, QCCJ) —
Number of Terminals 68 —
Terminal Form J-Bend —
Plage de température de fonctionnement 0°C to 70°C (Commercial) —
Temperature Grade Commercial Commercial
Erasure Method UV (quartz-windowed ceramic package) —
Statut RoHS Compliant (per Altera listing) [DATA_NEEDED: RoHS compliance not stated in verified data]
Lead-Free Status Lead-free (per distributor listing) —
Type de montage Surface Mount (J-Lead) Surface Mount
Logic Architecture Programmable AND/OR array with macrocell outputs —
Product Type — Classic EPLD (Erasable Programmable Logic Device)
Family — EP1810 (Classic EPLD Family)
Macrocells — 48
Equivalent Gates — 2100 gates
Dedicated Inputs — 12
I/O Pins — 48
Total User I/O — 60
Technology — CMOS, UV-erasable
Boîtier — PLCC-68 (QCCJ, J-Lead, windowed ceramic)
Nombre de broches — 68
Package Code — QCCJ

Fiches techniques et ressources

Parcourir tous les produits Créer un BOM Demander un devis