EP1810JC-35 vs EP1810JC-45 Comparação

Comparação detalhada lado a lado de EP1810JC-35 por Intel e EP1810JC-45 por Altera. Compare especificações principais, parâmetros elétricos, encapsulamento, status do ciclo de vida, preços e disponibilidade para determinar o melhor componente para os requisitos do seu projeto.

Comparação de especificações

Parâmetro EP1810JC-35 EP1810JC-45
Marca Intel Altera
Categoria FPGA & CPLD FPGA & CPLD
Status do ciclo de vida Obsolete NRND
Status do estoque In Stock In Stock
Preço unitário (USD) $5,48 $21,10
Device Family Classic EPLD (EP1810) —
Device Type UV-Erasable Complex PLD (UV PLD / CPLD) —
Number of Macrocells 48 —
Propagation Delay (tpd) 35 ns (max) 45 ns
Frequência máxima de clock [DATA_NEEDED: fmax for this speed grade] 33.3 MHz
Process Technology CMOS —
Supply Voltage (Vcc) 5 V (nominal) —
Maximum Supply Voltage 5.25 V (per distributor listing) 5.25 V
Package Type CQCC-68 (Ceramic J-Lead Chip Carrier, QCCJ) —
Number of Terminals 68 —
Terminal Form J-Bend —
Faixa de temperatura de operação 0°C to 70°C (Commercial) —
Temperature Grade Commercial Commercial
Erasure Method UV (quartz-windowed ceramic package) —
Status RoHS Compliant (per Altera listing) [DATA_NEEDED: RoHS compliance not stated in verified data]
Lead-Free Status Lead-free (per distributor listing) —
Tipo de montagem Surface Mount (J-Lead) Surface Mount
Logic Architecture Programmable AND/OR array with macrocell outputs —
Product Type — Classic EPLD (Erasable Programmable Logic Device)
Family — EP1810 (Classic EPLD Family)
Macrocells — 48
Equivalent Gates — 2100 gates
Dedicated Inputs — 12
I/O Pins — 48
Total User I/O — 60
Technology — CMOS, UV-erasable
Encapsulamento — PLCC-68 (QCCJ, J-Lead, windowed ceramic)
Contagem de pinos — 68
Package Code — QCCJ

Fichas técnicas e recursos

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