EP1810LC-30 vs EP1810LC-25 Comparación

Comparación detallada lado a lado de EP1810LC-30 por Altera y EP1810LC-25 por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EP1810LC-30 EP1810LC-25
Marca Altera Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida Obsolete Obsolete
Estado del stock In Stock In Stock
Precio unitario (USD) $9,95 $8,40
Product Type Classic EPLD (Erasable Programmable Logic Device) —
Family Altera Classic EPLD —
Macrocells 48 48
Flip-Flops 48 (one per macrocell) —
Speed Grade (tPD) 30 ns —
Tensión de alimentación 5 V (typical) —
Technology CMOS, low-power (LC) CMOS EPLD (erasable programmable logic device)
Encapsulado JLCC-68 (68-pin J-Lead ceramic chip carrier) 68-pin JLCC (J-leaded ceramic chip carrier)
Programming Device programmer or JTAG —
Temperatura de funcionamiento [DATA_NEEDED: temperature grade] [DATA_NEEDED: temperature grade for LC package]
Standby Current [DATA_NEEDED: ICC standby] —
Número de pines 68 —
Number of I/O Pins [DATA_NEEDED: I/O count] —
Logic Blocks 48 macrocells —
Estado RoHS unknown (legacy ceramic package) [DATA_NEEDED: RoHS compliance not confirmed in legacy datasheet]
Product Family — Altera Classic EPLD
Part Number — EP1810LC-25
Propagation Delay (tPD) — 25 ns
Dedicated Inputs — 12
I/O Pins — 48
External Clock Inputs — 4
Supply Voltage (VCC) — 5 V (TTL-compatible)
Operating Mode — Turbo-only (no slow-power mode)
Package Code — LC = 68-pin JLCC
Tipo de montaje — Surface Mount
Programmable Interconnect — Global + Local buses
Programming Method — Altera Classic programmer + MAX+PLUS II legacy flow
Estado del ciclo de vida — Obsolete (legacy Altera Classic family)

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